一种UFS封装堆叠结构及其制备方法技术

本发明专利技术公开了一种UFS封装堆叠结构及其制备方法，涉及半导体封装技术领域。用以解决现有封装尺寸较小，导致无法满足更多芯片平铺封装的要求。UFS封装堆叠结构包括：主控芯片，两个所述主控芯片设置在基板的上表面，且两个所述主控芯片之间存在间隙；存储芯片，至少两个所述存储芯片在竖直方向上交错堆叠设置在所述主控芯片正上方；每个存储芯片的上方设置打线点，通过所述打线点与所述基板电联接。通过所述打线点与所述基板电联接。通过所述打线点与所述基板电联接。

【技术实现步骤摘要】
一种UFS封装堆叠结构及其制备方法


[0001]本专利技术涉及半导体封装
，更具体的涉及一种UFS封装堆叠结构及其制备方法。

技术介绍

[0002]随着数据存储应用领域发展，对存储芯片颗粒的容量需求越来越大，尺寸要求越来越小，目前UFS(Universal Flash Storage)存储产品的封装结构中，主控芯片和闪存芯片都是平铺放置方法，如图1所示。随着主控芯片和闪存芯片数量的增加，现有封装尺寸(11.5*13mm)导致没有足够的空间满足更多芯片平铺封装的要求。

技术实现思路

[0003]本专利技术实施例提供一种UFS封装堆叠结构及其制备方法，用以解决现有封装尺寸较小，导致无法满足更多芯片平铺封装的要求。
[0004]本专利技术实施例提供一种UFS封装堆叠结构，包括：
[0005]主控芯片，两个所述主控芯片设置在基板的上表面，且两个所述主控芯片之间存在间隙；
[0006]存储芯片，至少两个所述存储芯片在竖直方向上交错堆叠设置在所述主控芯片正上方；每个存储芯片的上方设置打线点，通过所述打线点与所述基板电联接。
[0007]优选地，所述主控芯片的底部和所述基板之间填充胶水。
[0008]优选地，所述存储芯片的下表面包括DAF膜。
[0009]优选地，所述存储芯片的数量包括四个。
[0010]优选地，所述主控芯片的上表面部分与位于所述存储芯片的下表面的DAF膜相接触。
[0011]本专利技术实施例提供一种UFS的制备方法，包括：/>[0012]将两个主控芯片并排设置在基板的上表面，两个所述主控芯片之间存在间隙；
[0013]在两个所述主控芯片的上表面设置第一层存储芯片，且位于两个所述主控芯片之间的第一层存储芯片部分悬空；
[0014]将第二层存储芯片旋转180度设置在所述第一层存储芯片的上表面，在第一层存储芯片和第二层存储芯片的上方设置打线点，通过所述打线点与所述基板电联接。
[0015]优选地，所述在两个所述主控芯片的上表面设置第一层存储芯片之前，还包括：
[0016]所述主控芯片的下表面和所述基板的上表面填充胶水。
[0017]优选地，所述第一层存储芯片的下表面还包括DAF膜。
[0018]优选地，还包括第三层存储芯片和第四层存储芯片；
[0019]第三层存储芯片设置在所述第二层存储芯片的上表面，且第三层存储芯片在垂直方向的投影与所述第一层存储芯片在垂直方向的投影一致；
[0020]将第四层存储芯片旋转180度设置在所述第三层存储芯片的上表面，第四层存储
芯片在垂直方向上的投影与所述第二层存储芯片在垂直方向的投影一致；
[0021]在第三层存储芯片和第四层存储芯片上设置打线点，通过所述打线点与所述基板电联接。
[0022]本专利技术实施例提供一种UFS封装堆叠结构及其制备方法，该结构包括：主控芯片，两个所述主控芯片设置在基板的上表面，且两个所述主控芯片之间存在间隙；存储芯片，至少两个所述存储芯片在竖直方向上交错堆叠设置在所述主控芯片正上方；每个存储芯片的上方设置打线点，通过所述打线点与所述基板电联接。该UFS封装堆叠结构中，将主控芯片并排设置再基板的上表面，同时，将多个存储芯片在竖直方向交错堆叠设置在主控芯片的上方，即基板的尺寸只需满足并排设置主控芯片即可，而无需考虑存储芯片的设置位置，避免了现有技术中，封装尺寸较小而多个芯片需要平铺封装而存在空间无法满足的问题。
附图说明
[0023]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0024]图1为现有技术提供的UFS产品结构示意图；
[0025]图2为本专利技术实施例提供的一种UFS封装堆叠结构示意图；
[0026]图3为本专利技术实例提供的另一种UFS封装堆叠结构示意图；
[0027]图4为本专利技术实施例提供的UFS的制备方法流程示意图；
[0028]图5为本专利技术实例提供的基板上设置主控芯片结构示意图；
[0029]图6为本专利技术实例提供的主控芯片底部填充胶水结构示意图；
[0030]图7为本专利技术实例提供的主控芯片上层设置第一层存储芯片结构示意图；
[0031]其中，1～主控芯片，2～主控芯片凸块，3～金线，4～DAF膜，5基板，6
‑
1～第一层存储芯片，6
‑
2～第二层存储芯片，6
‑
3～第三层存储芯片，6
‑
4～第四层存储芯片，7～胶水。
具体实施方式
[0032]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0033]图2为本专利技术实施例提供的一种UFS封装堆叠结构示意图；图3为本专利技术实例提供的另一种UFS封装堆叠结构示意图；以下以图2～图3为例，详细介绍本专利技术实施例提供的UFS封装堆叠结构。
[0034]如图2和图3所示，本专利技术实施例提供的UFS封装堆叠结构，其主要包括主控芯片1和存储芯片。
[0035]具体地，两个主控芯片1并排设置在基板5的上表面，且两个主控芯片1之间存在间隙，至少包括两个存储芯片在竖直方向上交错堆叠设置在主控芯片1的正上方。需要说明的是，这里的两个存储芯片，可以安装设置方向依次分为第一层存储芯片6
‑
1和第二层存储芯
片6
‑
2。
[0036]具体地，第一层存储芯片6
‑
1设置在两个主控芯片1的上表面，且第一层存储芯片6
‑
1的悬空区域位于两个主控芯片1的间隙处，即两个主控芯片1存在间隙处的上方，第一层存储芯片6
‑
1呈悬空状态。
[0037]为了在第一层存储芯片和第二层存储芯片上设置打线点，优选地，第二层存储芯片在主控芯片上的设置方向与第一层存储芯片在主控芯片上的设置方向相反，即第一层存储芯片和第二层存储芯片呈交错堆叠方式设置。如图2所示，第二层存储芯片6
‑
2并未全部覆盖第一层存储芯片6
‑
1，而是在第一层存储芯片6
‑
1的上表面预留打线点，通过金线3连接第一层存储芯片6
‑
1上和第二层存储芯片6
‑
2上设置的打线点，将第一层存储芯片6
‑
1和第二层存储芯片6
‑
2分别与基板5建立电联接。
[0038]需要情况的是，主控芯片1的底部包括有主控芯片凸块2，在主控芯本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种UFS封装堆叠结构，其特征在于，包括：主控芯片，两个所述主控芯片设置在基板的上表面，且两个所述主控芯片之间存在间隙；存储芯片，至少两个所述存储芯片在竖直方向上交错堆叠设置在所述主控芯片正上方；每个存储芯片的上方设置打线点，通过所述打线点与所述基板电联接。2.如权利要求1所述的UFS封装堆叠结构，其特征在于，所述主控芯片的底部和所述基板之间填充胶水。3.如权利要求1所述的UFS封装堆叠结构，其特征在于，所述存储芯片的下表面包括DAF膜。4.如权利要求1所述的UFS封装堆叠结构，其特征在于，所述存储芯片的数量包括四个。5.如权利要求1所述的UFS封装堆叠结构，其特征在于，所述主控芯片的上表面部分与位于所述存储芯片的下表面的DAF膜相接触。6.一种UFS的制备方法，其特征在于，包括：将两个主控芯片并排设置在基板的上表面，两个所述主控芯片之间存在间隙；在两个所述主控芯片的上表面设置第一层存储芯片，且位于两个所述主控芯片之间的第...

【专利技术属性】
技术研发人员：周万建，
申请(专利权)人：华天科技南京有限公司，
类型：发明
国别省市：