一种三维堆叠的扇出型封装结构及其制备方法技术

本发明专利技术提供一种三维堆叠的扇出型封装结构及其制备方法，该扇出型封装结构从上至下依次包括芯片堆叠体、硅转接层、传输芯片、包覆层及基板，并通过设置重新布线层或金属焊球实现硅转接层与基板的电连接从而进行信号传输。其中，传输芯片设置于硅转接层的下表面，包含多个芯片的芯片堆叠体则设置于硅转接层的上表面，从而提高了整个结构的集成度，减小封装体积，节省了基板面积，使得在小面积的基板上也能容纳较多数量的芯片；采用堆叠式的设计使得芯片之间产生交叠，这也有利于热传递，从而提升散热效果。因此本发明专利技术有效克服了现有技术中的种种缺点而具高度产业利用价值。的种种缺点而具高度产业利用价值。的种种缺点而具高度产业利用价值。

【技术实现步骤摘要】
一种三维堆叠的扇出型封装结构及其制备方法


[0001]本专利技术涉及半导体封装
，特别是涉及一种三维堆叠的扇出型封装结构及其制备方法。

技术介绍

[0002]封装近年来发展迅速，倒装芯片电子封装作为主流封装形式占据了60
‑
70%的IC封装市场。对于高端倒装芯片封装，例如用于服务器、AI和HPC的CPU，需要多芯片集成，这就需要将多个芯片放置在一个基板上。倒装扇出型封装结构包括有多种芯片类型，包括有核心芯片（core die）、IO芯片（IO die）、高速缓存/SRAM芯片、结构芯片等。随着这种高性能芯片的核心数量和功能复杂性的增加，越来越多的芯片需要集成到一个单一的基板上。如图1、2所示，现有技术中，基板302上形成有传输芯片122及第一芯片201，传输芯片122及第一芯片201依序平铺于基板302的表面，为了容纳更多数量的芯片，势必要增加基板的面积，这也催使基板尺寸正在从50
×
50mm2迅速增加到100
×
100mm2。然而随着基板尺寸的增加，其成本和残品率也随之增加，这给大尺寸基板的应用带来阻碍。
[0003]因此需要提出一种封装结构，以在现有小尺寸基板的条件下，也能容纳较多数量的芯片。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术提供一种三维堆叠的扇出型封装结构，所述扇出型封装结构包括：硅转接层，所述硅转接层的下表面键合有传输芯片；包覆层，所述包覆层包覆所述传输芯片的侧壁，且所述包覆层内设有贯穿所述包覆层的第一导电柱；芯片堆叠体，所述芯片堆叠体键合于所述硅转接层的上表面，所述芯片堆叠体包括2个以上沿竖直方向堆叠的芯片，相邻的芯片堆叠体之间通过所述传输芯片进行信号传输；基板，所述基板设置于所述包覆层下方；所述包覆层与所述基板之间还设有与所述第一导电柱电连接的重新布线层或金属焊球，以使所述基板与硅转接层实现电连接。
[0005]优选地，所述重新布线层包括布线介质层及位于所述布线介质层内的金属布线层。
[0006]优选地，所述重新布线层通过键合胶层与所述基板键合；所述键合胶层内设有第二导电柱，所述基板依次通过第二导电柱、金属布线层、第一导电柱与所述硅转接层实现电连接。
[0007]优选地，所述传输芯片通过所述重新布线层及第二导电柱与所述基板实现电连接。
[0008]优选地，所述包覆层与基板通过金属焊球进行连接时，所述包覆层还包覆所述传输芯片的下表面，所述基板依次通过金属焊球、第一导电柱与所述硅转接层实现电连接。
[0009]本专利技术还提供一种三维堆叠的扇出型封装结构的制备方法，包括如下步骤：S1：提供硅转接层，所述硅转接层的下表面键合有传输芯片；S2：于所述硅转接层的下表面形成包覆层，所述包覆层包覆所述传输芯片的侧壁，且所述包覆层内设有贯穿所述包覆层的第一导电柱；S3：于所述硅转接层的上表面键合芯片堆叠体，所述芯片堆叠体包括2个以上沿竖直方向堆叠的芯片，相邻的芯片堆叠体之间通过所述传输芯片进行信号传输；S4：于所述包覆层的下方连接基板；其中，所述包覆层与所述基板之间还形成有与所述第一导电柱电连接的重新布线层或金属焊球，以使所述基板与硅转接层实现电连接。
[0010]优选地，在步骤S3之后，于所述包覆层下表面形成所述重新布线层，所述重新布线层包括布线介质层及位于所述布线介质层内的金属布线层。
[0011]优选地，形成所述重新布线层之后，所述重新布线层通过键合胶层与所述基板键合；所述键合胶层内设有第二导电柱，所述基板依次通过第二导电柱、金属布线层、第一导电柱与所述硅转接层实现电连接。
[0012]优选地，所述传输芯片通过所述重新布线层及第二导电柱与所述基板实现电连接。
[0013]优选地，步骤S2中，所述包覆层还包覆所述传输芯片的下表面；所述包覆层与基板通过金属焊球进行连接，所述基板依次通过金属焊球、第一导电柱与所述硅转接层实现电连接。
[0014]如上所述，本专利技术提供一种三维堆叠的扇出型封装结构及其制备方法，该扇出型封装结构从上至下依次包括芯片堆叠体、硅转接层、传输芯片、包覆层及基板，并通过设置重新布线层或金属焊球实现硅转接层与基板的电连接从而进行信号传输。其中，传输芯片设置于硅转接层的下表面，包含多个芯片的芯片堆叠体则设置于硅转接层的上表面，从而提高了整个结构的集成度，减小封装体积，节省了基板面积，使得在小面积的基板上也能容纳较多数量的芯片；采用堆叠式的设计使得芯片之间产生交叠，这也有利于热传递，从而提升散热效果。因此本专利技术有效克服了现有技术中的种种缺点而具高度产业利用价值。
附图说明
[0015]图1显示为现有技术中芯片排布的俯视结构示意图。
[0016]图2显示为现有技术中芯片排布的侧视结构示意图。
[0017]图3显示为硅转接层的结构示意图。
[0018]图4显示为形成包覆层的结构示意图。
[0019]图5显示为第一芯片键合至晶圆的结构示意图。
[0020]图6显示为切割晶圆形成的芯片堆叠体结构示意图。
[0021]图7显示为形成重新布线层的结构示意图。
[0022]图8显示为切割后的结构示意图。
[0023]图9显示为与基板键合的结构示意图。
[0024]图10显示为金属焊球的设置示意图。
[0025]图11显示为本专利技术扇出型封装结构的俯视结构示意图。
[0026]元件标号说明：101 硅转接层；102 包覆层；121 第一导电柱；122 传输芯片；302 基板；201 第一芯片；202 第二芯片；103 重新布线层；311 金属焊球；131 金属布线层； 132 布线介质层；301 键合胶层；312 第二导电柱；2021 晶圆。
具体实施方式
[0027]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0028]如在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0029]为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于
……
之间”表示包括两端点值。
[0030]在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维堆叠的扇出型封装结构，其特征在于，所述扇出型封装结构包括：硅转接层，所述硅转接层的下表面键合有传输芯片；包覆层，所述包覆层包覆所述传输芯片的侧壁，且所述包覆层内设有贯穿所述包覆层的第一导电柱；芯片堆叠体，所述芯片堆叠体键合于所述硅转接层的上表面，所述芯片堆叠体包括2个以上沿竖直方向堆叠的芯片，相邻的芯片堆叠体之间通过所述传输芯片进行信号传输；基板，所述基板设置于所述包覆层下方；所述包覆层与所述基板之间还设有与所述第一导电柱电连接的重新布线层或金属焊球，以使所述基板与硅转接层实现电连接。2.根据权利要求1所述的扇出型封装结构，其特征在于，所述重新布线层包括布线介质层及位于所述布线介质层内的金属布线层。3.根据权利要求2所述的扇出型封装结构，其特征在于，所述重新布线层通过键合胶层与所述基板键合；所述键合胶层内设有第二导电柱，所述基板依次通过第二导电柱、金属布线层、第一导电柱与所述硅转接层实现电连接。4.根据权利要求3所述的扇出型封装结构，其特征在于，所述传输芯片通过所述重新布线层及第二导电柱与所述基板实现电连接。5.根据权利要求1所述的扇出型封装结构，其特征在于，所述包覆层与基板通过金属焊球进行连接时，所述包覆层还包覆所述传输芯片的下表面，所述基板依次通过金属焊球、第一导电柱与所述硅转接层实现电连接。6.一种三维堆叠的扇出型封装结构的制备方法，其特征在于，包...

【专利技术属性】
技术研发人员：陈彦亨，林正忠，杨进，
申请(专利权)人：盛合晶微半导体江阴有限公司，
类型：发明
国别省市：