双沿计数电路、读出电路及图像传感器制造技术

本发明专利技术提供了一种双沿计数电路，包括逻辑电路、锁存器和计数器，所述逻辑电路用于接收时钟信号和计数控制信号，然后对所述时钟信号和所述计数控制信号进行逻辑运算，以得到第一复位信号和第一置位信号，所述锁存器与所述逻辑电路连接，所述锁存器的复位端接收所述第一复位信号，所述锁存器的置位端接收所述第一置位信号，所述锁存器的反相输出端输出所述双沿计数电路的最低位，所述计数器与所述锁存器的正相输出端连接，用于输出所述双沿计数电路的其他位，实现了双沿计数，且减少了功耗和面积。本发明专利技术还提供了一种读出电路和图像传感器。本发明专利技术还提供了一种读出电路和图像传感器。本发明专利技术还提供了一种读出电路和图像传感器。

【技术实现步骤摘要】
双沿计数电路、读出电路及图像传感器


[0001]本专利技术涉及集成电路
，尤其涉及一种双沿计数电路、读出电路及图像传感器。

技术介绍

[0002]CMOS图像传感器中通常需要在感光单元将光信号转换成模拟电压信号后接模拟数字转换器(Analog Digital Converter，ADC)电路将模拟电压信号转换为数字信号，最终将转换得到的数字信号传输到芯片外。由于感光单元通常为阵列形式，为提高帧率，通常每一列感光单元均接一列ADC电路，所有列ADC同时进行模数转换，大大提升整体芯片转换速率，ADC转换得到的数字码再通过存储单元和列选电路读出。
[0003]模拟数字转换器现在通常采用SS ADC(Signle SlopeADC，单斜坡ADC)结构，即主要由耦合电容、复位开关、比较器电路、计数器电路等模块组成，因为SS ADC电路结构简单，噪声低，易于集成为列级ADC，集成为列级ADC后转换速率得到大幅提升。但是随着CIS芯片的像素阵列不断增大，帧率要求不断提高，当前SS ADC的转换速率仍有大幅提升的迫切需求。
[0004]SS ADC转换时间受(1/F)*2N限制(其中N为ADC位数，F为计数时钟频率)，可以发现，当ADC的位数N增大时，转换时间按指数方式增大，转换速度大幅降低。为提高SS ADC的采样率，最直接的方法即提高时钟频率F，而直接提高时钟频率F需要系统支持，对系统提出了更高要求，很多时候系统难以提供太高的频率。而采样双沿计数计数器可以在频率F不增加的情况下，达到相当于计数频率F加倍的效果，可以大幅提升采样率，且不增加系统复杂度。
[0005]但传统双沿计数电路器件使用较多，面积占用大，高频电路节点以较高的频率翻转，功耗消耗大。
[0006]因此，有必要提供一种新型的双沿计数电路、读出电路及图像传感器以解决现有技术中存在的上述问题。

技术实现思路

[0007]本专利技术的目的在于提供一种双沿计数电路、读出电路及图像传感器，实现双沿计数，且减少了面积和功耗。
[0008]为实现上述目的，本专利技术的所述双沿计数电路，包括：
[0009]逻辑电路，用于接收时钟信号和计数控制信号，然后对所述时钟信号和所述计数控制信号进行逻辑运算，以得到第一复位信号和第一置位信号；
[0010]锁存器，与所述逻辑电路连接，所述锁存器的复位端接收所述第一复位信号，所述锁存器的置位端接收所述第一置位信号，所述锁存器的反相输出端输出所述双沿计数电路的最低位；以及
[0011]计数器，与所述锁存器的正相输出端连接，用于输出所述双沿计数电路的其他位。
[0012]所述双沿计数电路的有益效果在于：所述逻辑电路用于接收时钟信号和计数控制信号，然后对所述时钟信号和所述计数控制信号进行逻辑运算，以得到第一复位信号和第一置位信号，所述锁存器与所述逻辑电路连接，所述锁存器的复位端接收所述第一复位信号，所述锁存器的置位端接收所述第一置位信号，所述锁存器的反相输出端输出所述双沿计数电路的最低位，所述计数器与所述锁存器的正相输出端连接，用于输出所述双沿计数电路的其他位，实现了双沿计数，且减少了功耗和面积。
[0013]可选地，所述逻辑电路包括第一反相器、第二反相器、第一与非门和第二与非门，所述第一反相器的输入端和所述第二与非门的第一输入端接收所述时钟信号，所述第一与非门的第二输入端和所述第二与非门的第二输入端接收所述计数控制信号，所述第一反相器的输出端与所述第一与非门的第一输入端连接，所述第一与非门的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端输出所述第一复位信号，所述第二与非门的输出端输出所述第一置位信号。
[0014]可选地，所述逻辑电路包括第一反相器、第一与非门、第二与非门、第三与非门和与门，所述第一反相器的输入端和所述第二与非门的第一输入端接收所述时钟信号，所述第一与非门的第二输入端和所述第二与非门的第二输入端接所述计数控制信号，所述第一反相器的输出端与所述第一与非门的第一输入端连接，所述第一与非门的输出端与所述第三与非门的第一输入端连接，所述第三与非门的第二输入端接第二复位信号，所述第三与非门的输出端输出所述第一复位信号，所述第二与非门的输出端与所述与门的第一输入端连接，所述与门第二输入端接第二置位信号，所述与门的输出端输出所述第一置位信号。
[0015]可选地，所述锁存器包括第三反相器、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，所述第一PMOS管的源极和所述第二PMOS管的源极接电源电压，所述第一PMOS管的栅极和所述第三NMOS管的栅极接所述第一置位信号，所述第二PMOS管和所述第一NMOS管的栅极接所述第一复位信号，所述第一PMOS管的漏极与所述第三PMOS管的漏极、所述第一NMOS管的漏极、所述第二NMOS管的漏极和所述第三反相器的输入端连接，作为所述锁存器的正相输出端，所述第二PMOS管的漏极与所述第三PMOS管的源极连接，所述第三PMOS管的栅极与所述第二NMOS管的栅极、所述第三反相器的输出端连接，作为所述锁存器的反相输出端，所述第一NMOS管的源极与所述第二NMOS管的源极和所述第三NMOS管的漏极连接，所述第三NMOS管的源极接地。
[0016]可选地，所述第三反相器包括第四PMOS管和第四NMOS管，所述第四PMOS管的源极接电源电压，所述第四NMOS管的源极接地，所述第四PMOS管的栅极与所述第四NMOS管的栅极连接，作为所述第三反相器的输入端，所述第四PMOS管的漏极与所述第四NMOS管的漏极连接，作为所述第三反相器的输出端。
[0017]可选地，所述计数器包括至少一个D触发器，所述D触发器按级依次连接，第一级所述D触发器的时钟端与所述锁存器的正相输出端连接，下一级所述D触发器的时钟端与上一级所述D触发器的正相输出端连接，每一级所述D触发器的反相输出端与自身的数据输入端连接，用于输出所述双沿计数电路的其他位，每一级所述D触发器的复位端接第二复位信号。
[0018]可选地，所述计数器包括至少一个D触发器，所述D触发器按级依次连接，第一级所述D触发器的时钟端与所述锁存器的正相输出端连接，下一级所述D触发器的时钟端与上一
级所述D触发器的正相输出端连接，每一级所述D触发器的反相输出端与自身的数据输入端连接，用于输出所述双沿计数电路的其他位，每一级所述D触发器的复位端接第二复位信号，每一级所述D触发器的置位端接第二置位信号。
[0019]本专利技术还提供了一种读出电路，包括：
[0020]比较器，以及
[0021]所述双沿计数电路，与所述比较器的输出端连接。
[0022]所述读出电路的有益效果在于：采用了所述双沿计数电路，实现了双沿计数，且降低了功耗和面积。
[0023]本专利技术还提供了一种图像传感器，包括：
[0024]像素单元阵列，用于感光以产生电压信号；
[0025]斜坡信号产生单元，用于产生斜坡信号；以及<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双沿计数电路，其特征在于，包括：逻辑电路，用于接收时钟信号和计数控制信号，然后对所述时钟信号和所述计数控制信号进行逻辑运算，以得到第一复位信号和第一置位信号；锁存器，与所述逻辑电路连接，所述锁存器的复位端接收所述第一复位信号，所述锁存器的置位端接收所述第一置位信号，所述锁存器的反相输出端输出所述双沿计数电路的最低位；以及计数器，与所述锁存器的正相输出端连接，用于输出所述双沿计数电路的其他位。2.根据权利要求1所述的双沿计数电路，其特征在于，所述逻辑电路包括第一反相器、第二反相器、第一与非门和第二与非门，所述第一反相器的输入端和所述第二与非门的第一输入端接收所述时钟信号，所述第一与非门的第二输入端和所述第二与非门的第二输入端接收所述计数控制信号，所述第一反相器的输出端与所述第一与非门的第一输入端连接，所述第一与非门的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端输出所述第一复位信号，所述第二与非门的输出端输出所述第一置位信号。3.根据权利要求1所述的双沿计数电路，其特征在于，所述逻辑电路包括第一反相器、第一与非门、第二与非门、第三与非门和与门，所述第一反相器的输入端和所述第二与非门的第一输入端接收所述时钟信号，所述第一与非门的第二输入端和所述第二与非门的第二输入端接所述计数控制信号，所述第一反相器的输出端与所述第一与非门的第一输入端连接，所述第一与非门的输出端与所述第三与非门的第一输入端连接，所述第三与非门的第二输入端接第二复位信号，所述第三与非门的输出端输出所述第一复位信号，所述第二与非门的输出端与所述与门的第一输入端连接，所述与门第二输入端接第二置位信号，所述与门的输出端输出所述第一置位信号。4.根据权利要求1、2或3所述的双沿计数电路，其特征在于，所述锁存器包括第三反相器、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，所述第一PMOS管的源极和所述第二PMOS管的源极接电源电压，所述第一PMOS管的栅极和所述第三NMOS管的栅极接所述第一置位信号，所述第二PMOS管和所述第一NMOS管的栅极接所述第一复位信号，所述第一PMOS管的漏极与所述第...

【专利技术属性】
技术研发人员：何学红，严慧婕，薛盘斗，王新杰，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：