半导体结构及其制备方法技术

本公开涉及一种半导体结构及其制备方法。所述方法包括：提供衬底，在所述衬底上形成多个第一沟槽初始结构，所述第一沟槽初始结构沿第一方向延伸；对所述第一沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第一预设尺寸的第一沟槽。本公开可以精确控制沟槽的槽宽尺寸，以便于在沟槽中形成具有精确尺寸的隔离结构，从而有效减小寄生电容，以提高半导体结构的生产良率及电学性能。以提高半导体结构的生产良率及电学性能。以提高半导体结构的生产良率及电学性能。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本公开涉及半导体
，特别是涉及一种半导体结构及其制备方法。

技术介绍

[0002]动态随机存储器(Dynamic Random Access Memory，简称DRAM)是计算机等电子设备中常用的半导体存储器，其由多个存储单元构成。每个存储单元通常包括晶体管和电容器。晶体管的栅极与字线电连接，晶体管的源极与位线电连接，晶体管的漏极与电容器电连接。字线上的字线电压能够控制晶体管的开启与关闭，从而能够通过位线读取存储在电容器中的数据信息，或者将数据信息写入电容器中。
[0003]然而，随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。尤其是在半导体工艺进入深亚微米阶段后，在DRAM中设置垂直晶体管阵列，并采用埋置位线和埋置字线(即设置于衬底内部)的方式，可以简化晶体管阵列与电容器之间的连接结构，例如可消除部分接触结构。但是，采用埋置位线也容易产生较大的寄生电容。
[0004]因此，如何有效降低埋置位线间的寄生电容，也成为了相关技术中一个亟待解决的难题。

技术实现思路

[0005]基于此，本公开实施例提供了一种半导体结构及其制备方法，可以精确控制沟槽的槽宽尺寸，以便于在沟槽中形成具有精确尺寸的隔离结构，从而有效减小寄生电容，以提高半导体结构的生产良率及电学性能。
[0006]一方面，本公开一些实施例提供了一种半导体结构的制备方法。该半导体结构的制备方法包括如下步骤。
[0007]提供衬底，在所述衬底上形成多个第一沟槽初始结构，所述第一沟槽初始结构沿第一方向延伸。
[0008]对所述第一沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第一预设尺寸的第一沟槽。
[0009]在一些实施例中，所述对所述第一沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第一预设尺寸的第一沟槽，包括如下步骤。
[0010]对所述第一沟槽初始结构的槽壁执行所述热氧化工艺，形成氧化物。
[0011]执行所述氧化物刻蚀工艺去除所述氧化物，形成第一沟槽中间结构。
[0012]检测所述第一沟槽中间结构的槽宽是否满足第一预设尺寸。
[0013]若是，则确定所述第一沟槽中间结构为所述第一沟槽。
[0014]若否，则对所述第一沟槽中间结构的槽壁执行所述热氧化工艺，形成新的氧化物，并返回执行所述氧化物刻蚀工艺去除所述氧化物的步骤。
[0015]在一些实施例中，所述制备方法还包括：在所述第一沟槽内填充低K介质材料，形成第一隔离结构。
[0016]在一些实施例中，所述制备方法还包括如下步骤。
[0017]在形成所述第一隔离结构的所得结构上形成多个第二沟槽初始结构，所述第二沟槽初始结构沿第二方向延伸，所述第二方向与所述第一方向相交。
[0018]对所述第二沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第二预设尺寸的第二沟槽。
[0019]在一些实施例中，所述对所述第二沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第二预设尺寸的第二沟槽，包括如下步骤。
[0020]对所述第二沟槽初始结构的槽壁执行所述热氧化工艺，形成氧化物。
[0021]执行所述氧化物刻蚀工艺去除所述氧化物，形成第二沟槽中间结构。
[0022]检测所述第二沟槽中间结构的槽宽是否满足第二预设尺寸。
[0023]若是，则确定所述第二沟槽中间结构为所述第二沟槽。
[0024]若否，则对所述第二沟槽中间结构的槽壁执行所述热氧化工艺，形成新的氧化物，并返回执行所述氧化物刻蚀工艺去除所述氧化物的步骤。
[0025]在一些实施例中，所述氧化物的单次形成厚度包括：0.5nm～1.5nm。
[0026]在一些实施例中，所述热氧化工艺包括快速热氧化工艺。
[0027]在一些实施例中，所述氧化物刻蚀工艺包括准原子层刻蚀工艺。
[0028]在一些实施例中，多个所述第一沟槽和多个所述第二沟槽在所述衬底内隔离出多个有源区。所述制备方法还包括：在所述有源区的下部形成沿所述第一方向延伸的埋置位线，相邻所述埋置位线之间通过所述第一隔离结构隔离。
[0029]在一些实施例中，多个所述第一沟槽沿所述第二方向等间隔平行排布；多个所述第二沟槽沿所述第一方向等间隔平行排布。
[0030]在一些实施例中，所述埋置位线的下表面至所述衬底的上表面之间的距离小于所述第一沟槽的槽深。
[0031]在一些实施例中，所述第二沟槽的槽深小于所述第一沟槽的槽深；所述埋置位线位于所述第二沟槽的下方，并与所述第二沟槽在垂直于所述衬底的方向上具有间隔。
[0032]在一些实施例中，所述制备方法还包括：在所述第二沟槽内填充低K介质材料，形成第二隔离结构。
[0033]在一些实施例中，所述制备方法还包括：在所述有源区的侧壁形成沿所述第二方向延伸的埋置字线；相邻所述埋置字线之间通过所述第二隔离结构隔离。
[0034]又一方面，本公开一些实施例提供了一种半导体结构，采用如上一些实施例所述的半导体结构的制备方法得到。
[0035]本公开实施例中，针对设置于半导体结构内的各沟槽(例如第一沟槽和第二沟槽)，可以通过先形成沟槽初始结构，然后对沟槽初始结构槽壁依次执行热氧化工艺及氧化物刻蚀工艺的方式，精确控制沟槽的槽宽尺寸至预设尺寸，从而形成具有较高尺寸精度的沟槽。这样可以在沟槽内形成具有精确尺寸的隔离结构，以利用该隔离结构有效减小相邻导电结构之间的寄生电容，从而有利于提高半导体结构的生产良率及电学性能。此外，本公开实施例采用的制备方法简单且易于实施，还利于提高生产效率。
附图说明
[0036]为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0037]图1为一实施例中提供的一种半导体结构的制备方法的流程图；
[0038]图2为一实施例中提供的一种步骤S200中各步骤的流程图；
[0039]图3为另一实施例中提供的一种半导体结构的制备方法的流程图；
[0040]图4为一实施例中提供的一种步骤S500中各步骤的流程图；
[0041]图5为一实施例中提供的一种半导体结构的俯视示意图；
[0042]图6为一实施例中提供的一种形成掩模层后所得结构的结构示意图；
[0043]图7为一实施例中提供的一种形成第一沟槽初始结构后所得结构的结构示意图；
[0044]图8为一实施例中提供的一种第一沟槽的制备流程图；
[0045]图9为另一实施例中提供的一种第一沟槽的制备流程图；
[0046]图10为一实施例中提供的一种形成第一隔离结构后所得结构的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：提供衬底，在所述衬底上形成多个第一沟槽初始结构，所述第一沟槽初始结构沿第一方向延伸；对所述第一沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第一预设尺寸的第一沟槽。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述对所述第一沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第一预设尺寸的第一沟槽，包括：对所述第一沟槽初始结构的槽壁执行所述热氧化工艺，形成氧化物；执行所述氧化物刻蚀工艺去除所述氧化物，形成第一沟槽中间结构；检测所述第一沟槽中间结构的槽宽是否满足第一预设尺寸；若是，则确定所述第一沟槽中间结构为所述第一沟槽；若否，则对所述第一沟槽中间结构的槽壁执行所述热氧化工艺，形成新的氧化物，并返回执行所述氧化物刻蚀工艺去除所述氧化物的步骤。3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：在所述第一沟槽内填充低K介质材料，形成第一隔离结构。4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：在形成所述第一隔离结构的所得结构上形成多个第二沟槽初始结构，所述第二沟槽初始结构沿第二方向延伸，所述第二方向与所述第一方向相交；对所述第二沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第二预设尺寸的第二沟槽。5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述对所述第二沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第二预设尺寸的第二沟槽，包括：对所述第二沟槽初始结构的槽壁执行所述热氧化工艺，形成氧化物；执行所述氧化物刻蚀工艺去除所述氧化物，形成第二沟槽中间结构；检测所述第二沟槽中间结构的槽宽是否满足第二预设尺寸；若是，则确定所述第二沟槽中间结构为所述第二沟槽；...

【专利技术属性】
技术研发人员：黄猛，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：