半导体结构的形成方法及半导体结构技术

本公开提供了一种半导体结构的形成方法及半导体结构，涉及半导体技术领域，半导体结构的形成方法包括：提供衬底；在衬底上形成第一介质层，覆盖衬底的表面；在第一介质层的表面形成阻挡层，在阻挡层的表面形成第二介质层；基于图形化的掩膜层依次刻蚀第二介质层、阻挡层以及第一介质层，形成接触孔，其中，在刻蚀过程中，阻挡层的刻蚀速率小于第二介质层的刻蚀速率。本公开的半导体结构的形成方法中，解决了接触孔的底部的关键尺寸变大的问题，从而形成比较符合设计要求的关键尺寸的接触孔。而形成比较符合设计要求的关键尺寸的接触孔。而形成比较符合设计要求的关键尺寸的接触孔。

【技术实现步骤摘要】
半导体结构的形成方法及半导体结构


[0001]本公开涉及半导体
，尤其涉及一种半导体结构的形成方法及半导体结构。

技术介绍

[0002]接触孔刻蚀是超大规模集成电路的关键技术，其中深宽比是半导体结构中的器件结构的重要参数之一。在半导体结构中已有很多器件结构具有高深宽比，由于器件结构的深宽比较大，其制程工艺比较复杂，具有高深宽比的孔的刻蚀工艺及其填充对器件的良率也有相当大的影响。例如，高深宽比(例如12：1以上)孔的开孔(open)过程，会由于其深宽比过大，容易出现底部不能充分刻蚀，造成底部开孔不充分的问题；同时，还容易出现底部过刻蚀情况，容易在接触孔底部两侧的金属垫之间形成金属桥接(bridge)，造成接触插塞在两个金属垫之间形成短路，导致器件失效。

技术实现思路

[0003]以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0004]本公开提供了一种半导体结构的形成方法及半导体结构。
[0005]本公开的第一方面提供了一种半导体结构的形成方法，所述半导体结构的形成方法包括：
[0006]提供衬底；
[0007]形成第一介质层，覆盖所述衬底的表面；
[0008]形成阻挡层，覆盖所述第一介质层的表面；
[0009]形成第二介质层，覆盖所述阻挡层的表面；
[0010]基于图形化的掩膜层依次刻蚀所述第二介质层、所述阻挡层以及所述第一介质层，形成接触孔；
[0011]其中，在刻蚀过程中，所述阻挡层的刻蚀速率小于所述第二介质层的刻蚀速率。
[0012]在本公开的一个实施例中，所述第一介质层的厚度的大于所述第二介质层厚度的五分之一，且小于或等于所述第二介质层厚度的二分之一。
[0013]在本公开的一个实施例中，所述阻挡层的厚度的范围为10nm～30nm。
[0014]在本公开的一个实施例中，形成第二介质层包括：
[0015]在所述阻挡层的表面形成层间介质层，对所述层间介质层进行平坦化处理；
[0016]在平坦化后的所述层间介质层的表面形成修复层；其中，所述第二介质层包括所述层间介质层和所述修复层。
[0017]在本公开的一个实施例中，所述衬底包括多个接触垫，所述接触垫位于所述衬底的目标表面；
[0018]基于图形化的掩膜层依次刻蚀所述第二介质层、所述阻挡层以及所述第一介质
层，形成接触孔，包括：
[0019]所述掩膜层定义第一图案，基于所述第一图案依次刻蚀所述第二介质层、所述阻挡层以及所述第一介质层，形成多个第一接触孔，每个所述第一接触孔暴露所述接触垫的顶面；其中，所述接触孔包括多个所述第一接触孔。
[0020]在本公开的一个实施例中，所述半导体结构的形成方法还包括：
[0021]在每个所述第一接触孔中填充第一导电材料，形成多个第一接触插塞。
[0022]在本公开的一个实施例中，所述衬底包括外围电路区以及与所述外围电路区相邻设置的有源器件区，在所述外围电路区形成第一接触孔，所述半导体结构的形成方法还包括：
[0023]在所述有源器件区的顶面形成所述第一介质层、所述阻挡层、所述第二介质层和所述掩膜层；其中，位于所述有源器件区的顶面上的所述掩膜层具有第二图案；
[0024]基于所述第二图案依次刻蚀所述第二介质层、所述阻挡层和所述第一介质层，形成至少一个第二接触孔，每个所述第二接触孔暴露部分所述有源器件区；其中，所述接触孔包括所述第一接触孔和所述第二接触孔。
[0025]在本公开的一个实施例中，所述半导体结构的形成方法还包括：
[0026]在所述第二接触孔中填充第二导电材料，形成第二接触插塞。
[0027]本公开的第二方面提供了一种半导体结构，所述半导体结构包括：
[0028]衬底；
[0029]第一介质层，位于所述衬底的表面；
[0030]阻挡层，位于所述第一介质层的表面；
[0031]第二介质层，位于所述阻挡层的表面；
[0032]多个接触孔，每个所述接触孔贯穿所述第二介质层、所述阻挡层以及所述第一介质层。
[0033]在本公开的一个实施例中，所述衬底的目标表面设有多个接触垫，所述接触孔包括多个第一接触孔，每个所述第一接触孔贯穿所述第二介质层、所述阻挡层以及所述第一介质层，暴露所述接触垫的顶面。
[0034]在本公开的一个实施例中，所述半导体结构还包括：
[0035]第一接触插塞，位于所述第一接触孔中，所述第一接触插塞连接所述接触垫的顶面。
[0036]在本公开的一个实施例中，所述半导体结构还包括：
[0037]外围电路区，设置在所述衬底上，多个所述第一接触孔形成于所述外围电路区；
[0038]有源器件区，设置在所述衬底上并与所述外围电路区相邻设置，在所述有源器件区的顶面，由下至上依次层叠设置有所述第一介质层、所述阻挡层和所述第二介质层；
[0039]至少一个第二接触孔，贯穿所述第二介质层、所述阻挡层和所述第一介质层，暴露部分所述有源器件区；其中，所述接触孔包括所述第一接触孔和所述第二接触孔。
[0040]在本公开的一个实施例中，所述半导体结构还包括：
[0041]第二接触插塞，位于所述第二接触孔中，所述第二接触插塞的底部连接所述有源器件区。
[0042]在本公开的一个实施例中，所述第二介质层包括：
[0043]层间介质层，位于所述阻挡层的表面，位于所述有源器件区上方的所述层间介质层的表面与位于所述外围电路区上方的所述层间介质层的表面齐平；
[0044]修复层，位于所述层间介质层的表面。
[0045]在本公开的一个实施例中，位于所述阻挡层中的所述接触孔的开口尺寸小于位于所述第二介质层中的所述接触孔的开口尺寸。
[0046]本公开提供的半导体结构的形成方法及半导体结构中，在刻蚀过程中，使得阻挡层的刻蚀速率小于第二介质层的刻蚀速率，使得阻挡层与第二介质层具有一定的刻蚀选择比，以缩小接触孔在阻挡层中形成开口尺寸，进而调整后续接触孔在第一介质层的开口尺寸，从而解决接触孔的底部的关键尺寸变大的问题，形成比较符合设计要求的关键尺寸的接触孔。
[0047]在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
[0048]并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
[0049]图1是相关技术中的半导体结构的示意图。
[0050]图2是相关技术中的半导体结构的示意图。
[0051]图3是根据一示例性实施例示出的一种半导体结构的形成方法的流程图。
[0052]图4是根据另一示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，所述半导体结构的形成方法包括：提供衬底；形成第一介质层，覆盖所述衬底的表面；形成阻挡层，覆盖所述第一介质层的表面；形成第二介质层，覆盖所述阻挡层的表面；基于图形化的掩膜层依次刻蚀所述第二介质层、所述阻挡层以及所述第一介质层，形成接触孔；其中，在刻蚀过程中，所述阻挡层的刻蚀速率小于所述第二介质层的刻蚀速率。2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的厚度大于所述第二介质层厚度的五分之一，且小于或等于所述第二介质层厚度的二分之一。3.根据权利要求1或2所述的半导体结构的形成方法，其特征在于，所述阻挡层的厚度的范围为10nm～30nm。4.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成第二介质层包括：在所述阻挡层的表面形成层间介质层，对所述层间介质层进行平坦化处理；在平坦化后的所述层间介质层的表面形成修复层；其中，所述第二介质层包括所述层间介质层和所述修复层。5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括多个接触垫，所述接触垫位于所述衬底的目标表面；基于图形化的掩膜层依次刻蚀所述第二介质层、所述阻挡层以及所述第一介质层，形成接触孔，包括：所述掩膜层定义第一图案，基于所述第一图案依次刻蚀所述第二介质层、所述阻挡层以及所述第一介质层，形成多个第一接触孔，每个所述第一接触孔暴露所述接触垫的顶面；其中，所述接触孔包括多个所述第一接触孔。6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在每个所述第一接触孔中填充第一导电材料，形成多个第一接触插塞。7.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括外围电路区以及与所述外围电路区相邻设置的有源器件区，在所述外围电路区形成第一接触孔，所述半导体结构的形成方法还包括：在所述有源器件区的顶面形成所述第一介质层、所述阻挡层、所述第二介质层和所述掩膜层；其中，位于所述有源器件区的顶面上的所述掩膜层具有第二图案；基于所述第二图案依次刻蚀所述第二介质层、所述阻挡层和所述第一介质层，形成至少一个第二接触...

【专利技术属性】
技术研发人员：武宏发，夏军，孙耀，佟璐，薛晖，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：