成膜装置、成膜方法及半导体装置的制造方法制造方法及图纸

本公开涉及成膜装置、成膜方法及半导体装置的制造方法。成膜装置(500)具备电极(520)、保持形成有被加工膜(50)的半导体基板(20)的保持部(510)及配置于电极(520)与保持部(510)之间且抑制对被加工膜(50)的表面的一部分的成膜的抑制构件(540)。抑制构件(540)包括具有多个开口(OP)的格子部(542)和支承格子部(542)的环部(541)。(542)的环部(541)。(542)的环部(541)。

【技术实现步骤摘要】
成膜装置、成膜方法及半导体装置的制造方法
[0001]本申请以2021年3月18日提出申请的在先的日本国专利申请第2021
‑
044839号的优先权的利益为基础，且追求该利益，其内容整体通过引用而包含于此。


[0002]本专利技术的实施方式涉及成膜装置、成膜方法及半导体装置的制造方法。

技术介绍

[0003]在例如NAND型闪速存储器这样的半导体装置的制造工序中，在半导体基板的表面形成被加工膜后，以覆盖该被加工膜的表面的方式将掩模成膜。
[0004]在以覆盖板状的被成膜体的表面整体的方式进行了成膜的情况下，有时会因在所形成的膜中产生的应力而在被成膜体产生翘曲。

技术实现思路

[0005]根据所公开的一个实施方式，提供能够抑制被成膜体的翘曲的成膜装置、成膜方法及半导体装置的制造方法。
[0006]实施方式的成膜装置具备：电极；保持部，保持被成膜体；及遮蔽板，配置于电极与保持部之间，抑制对被成膜体的表面的一部分的成膜，遮蔽板包括具有多个开口部的格子部和支承格子部的环部。
[0007]根据上述构成，能够提供能抑制被成膜体的翘曲的成膜装置、成膜方法及半导体装置的制造方法。
附图说明
[0008]图1是示出半导体装置的构成的等效电路图。
[0009]图2是示出半导体装置的构成的剖视图。
[0010]图3是示出半导体装置的制造方法的图。
[0011]图4是示出半导体装置的制造方法的图。
[0012]图5是示出半导体装置的制造方法的图。
[0013]图6是示出半导体装置的制造方法的图。
[0014]图7是用于对在被成膜体中产生的翘曲进行说明的图。
[0015]图8是用于对本实施方式的成膜方法的概要进行说明的图。
[0016]图9是示出本实施方式的成膜装置的构成的图。
[0017]图10是示出本实施方式的成膜装置的构成的图。
[0018]图11是示出本实施方式的成膜方法的图。
[0019]图12是示出本实施方式的成膜方法的图。
[0020]图13是示出本实施方式的成膜方法的图。
[0021]图14是示出本实施方式的成膜方法的图。
[0022]图15是示出本实施方式的成膜方法的图。
[0023]图16是示出本实施方式的成膜方法的图。
[0024]图17是示出本实施方式的成膜方法的图。
具体实施方式
[0025]以下，一边参照附图，一边对本实施方式进行说明。为了使说明的理解容易，在各附图中对同一构成要素尽量标注同一标号，省略重复的说明。
[0026]本实施方式的成膜装置500是在半导体装置10的制造工序中使用的装置，构成为用于在半导体基板20将掩模100成膜的装置。在对半导体装置10的构成、由半导体装置10实现的成膜方法进行说明之前，首先对半导体装置10的构成进行说明。
[0027]半导体装置10是构成为例如NAND型闪速存储器的半导体存储装置。在图1中，半导体装置10的构成作为等效电路图而示出。半导体装置10由多个块BLK构成，但在图1中，仅图示了它们中的1个块BLK。半导体装置10所具有的其他的块BLK的构成也与图1所示的构成相同。在各芯片中包括包含这多个块BLK的半导体装置10。
[0028]如图1所示，块BLK包括例如4个串单元SU(SU0～SU3)。另外，各串单元SU包括多个NAND串NS。NAND串NS的各自包括例如8个存储单元晶体管MT(MT0～MT7)和选择晶体管ST1、ST2。
[0029]此外，存储单元晶体管MT的个数不限于8个，例如也可以是32个、48个、64个、96个。为了提高例如截止(cutoff)特性，选择晶体管ST1、ST2的各自也可以由多个晶体管而非单个晶体管构成。而且，在存储单元晶体管MT与选择晶体管ST1、ST2之间也可以设置有虚设单元晶体管(dummy cell transistor)。
[0030]存储单元晶体管MT在选择晶体管ST1与选择晶体管ST2之间以串联连接的方式配置。一端侧的存储单元晶体管MT7连接于选择晶体管ST1的源极，另一端侧的存储单元晶体管MT0连接于选择晶体管ST2的漏极。
[0031]串单元SU0～SU3各自的选择晶体管ST1的栅极分别共同连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极在处于同一块BLK内的多个串单元SU间共同连接于同一选择栅极线SGS。处于同一块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共同连接于字线WL0～WL7。即，字线WL0～WL7及选择栅极线SGS在同一块BLK内的多个串单元SU0～SU3间共用，而选择栅极线SGD即使在同一块BLK内也针对每个串单元SU0～SU3单独设置。
[0032]在半导体装置10设置有m条位线BL(BL0、BL1、
…
、BL(m
‑
1))。上述的“m”是表示包含于1个串单元SU的NAND串NS的串数的整数。各NAND串NS中的选择晶体管ST1的漏极连接于对应的位线BL。选择晶体管ST2的源极连接于源极线SL。源极线SL共同连接于块BLK所具有的多个选择晶体管ST2的源极。
[0033]存储于处于同一块BLK内的多个存储单元晶体管MT的数据被一并擦除。另一方面，数据的读出及写入，对连接于1个字线WL且属于1个串单元SU的多个存储单元晶体管MT一并进行。各存储单元能够保持由上位位、中位位及下位位构成的3位的数据。
[0034]也就是说，本实施方式的半导体装置10，作为数据向存储单元晶体管MT的写入方式而采用了使1个存储单元晶体管MT存储3位数据的TLC方式。取代这样的方案，作为数据向存储单元晶体管MT的写入方式，也可以采用使1个存储单元晶体管MT存储2位数据的MLC方
式、使1个存储单元晶体管MT存储1位数据的SLC方式等。
[0035]连接于1个字线WL且属于1个串单元SU的多个存储单元晶体管MT所存储的1位数据的集合被称作“页”。在图1中，对由如上所述的多个存储单元晶体管MT构成的集合之一标注有标号“MG”。
[0036]在如本实施方式这样在1个存储单元晶体管MT中存储3位的数据的情况下，在1个串单元SU内连接于共用的字线WL的多个存储单元晶体管MT的集合能够存储3页的量的数据。
[0037]在图2中，半导体装置10的构成作为示意性的剖视图而示出。如该图所示，在半导体装置10中，在半导体基板20上形成有多个NAND串NS。半导体基板20是在其表面形成有p型阱区的硅基板。半导体基板20作为图1的源极线SL发挥功能。
[0038]在半导体基板20的上方层叠有作为选择栅极线SGS发挥功能的多个布线层333、作为字线WL发挥功能的多个布线层332及作为选择栅极线SGD发挥功能的多个布线层331。在层叠的布线层333、332、331的各自之间配置有在图2中未图示的绝缘层40。
...

【技术保护点】

【技术特征摘要】
1.一种成膜装置，具备：电极；保持部，保持被成膜体；及遮蔽板，配置于所述电极与所述保持部之间，抑制对所述被成膜体的表面的一部分的成膜，所述遮蔽板包括具有多个开口部的格子部和支承所述格子部的环部。2.一种成膜方法，包括：准备被成膜体；和通过使用了遮蔽板的等离子体处理，对所述被成膜体的表面形成具有被进行成膜的第1部分和与所述第1部分相比、被抑制成膜的第2部分的第1膜，所述遮蔽板包括具有多个开口部的格子部和支承所述格子部的环部。3.根据权利要求2所述的成膜方法，还包括如下工序：对所述被...

【专利技术属性】
技术研发人员：近藤祐介，山崎壮一，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：