晶振驱动电路及集成电路制造技术

本发明专利技术提供一种晶振驱动电路，驱动电路包括：第一至第四PMOS，第一至第三NMOS，第一至第四电阻，第一及第二开关，电容。本发明专利技术所述的晶振驱动电路，通过两个开关及一电容组成开关电容，在晶振起振前开关电容不工作，不影响驱动电路的启动速度，而当晶振起振后，开关电容工作使第四PMOS关断，降低偏置电流为原始值，不增加偏置电流的功耗。增加偏置电流的功耗。增加偏置电流的功耗。

【技术实现步骤摘要】
晶振驱动电路及集成电路


[0001]本专利技术涉及半导体
，特别是涉及一种晶振驱动电路及集成电路。

技术介绍

[0002]在时序电路中，晶体振荡器，简称晶振，是最基本的电子元器件，在集成电路中被广泛使用。晶体振荡器是指从一块石英晶体上按一定方位角切下薄片(简称为晶片)，在它的两个对应面上涂敷银层作为电极，在每个电极上各焊一根引线接到管脚上，再加上封装外壳就构成了石英晶体谐振器，简称为石英晶体或晶体、晶振。而在封装内部添加IC组成振荡电路的晶体元件称为晶体振荡器。其产品一般用金属外壳封装，也有用玻璃壳、陶瓷或塑料封装的。
[0003]晶振在电气上可以等效成一个电容和一个电阻并联再串联一个电容的二端网络，电工学上这个网络有两个谐振点，以频率的高低分其中较低的频率为串联谐振，较高的频率为并联谐振。由于晶体自身的特性致使这两个频率的距离相当的接近，在这个极窄的频率范围内，晶振等效为一个电感，所以只要晶振的两端并联上合适的电容它就会组成并联谐振电路。这个并联谐振电路加到一个负反馈电路中就可以构成正弦波振荡电路，由于晶振等效为电感的频率范围很窄，所以即使其他元件的参数变化很大，这个振荡器的频率也不会有很大的变化。
[0004]传统的晶振驱动电路如图1所示，包含有3个PMOS管(MP1至MP3)，3个NMOS管(MN1至MN3)，MP2与MN2串接，MP3与MN3串接，MP1、MP2、MP3的栅极连在一起并与MP2的漏极短接，MP1与MN1之间通过一电阻R1串接，且MN1的栅极与MP1的漏极相连，MN2的栅极一MN1的漏极相连，MN3的栅极与晶振相连再通过电阻Rf连接到MP3的漏极。
[0005]晶振震荡信号通过一运放输出正反向时钟信号。
[0006]上述驱动电路的特点是：
[0007]如果偏置电流小，则电路启动慢；如果偏置电流大，则稳定后又会造成电流浪费。
[0008]MN2的宽长比是MN1的N倍，在R1上产生电流:IB＝(kT/q)*lnN/R1；
[0009]其中K:波尔兹曼常数T:温度q:电荷常量。
[0010]放大器(AMP)将X1和X2的信号放大到电源对地。
[0011]为此，需要一种增加启动速度的晶振驱动电路。

技术实现思路

[0012]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种晶振驱动电路，用于解决现有技术中驱动电路如果偏置电流小，则电路启动慢；如果偏置电流大，则稳定后又会造成电流浪费的问题。
[0013]为实现上述目的及其他相关目的，本专利技术提供一种晶振驱动电路，包括：第一至第四PMOS，第一至第三NMOS，第一至第四电阻，第一及第二开关，电容；
[0014]所述第一PMOS通过第一电阻与第一NMOS串接，第一NMOS的源极接地，第一PMOS的
源极接电源；
[0015]所述第二PMOS与第二NMOS串接，第二NMOS的源极接地，第二PMOS的源极接电源；
[0016]所述第三PMOS与第三NMOS串接，第三NMOS的源极接地，第三PMOS的源极接电源；
[0017]所述第四PMOS通过第四电阻与第一NMOS的漏极连接；
[0018]所述第四PMOS的栅极接DET控制信号；
[0019]所述第一PMOS、第二PMOS、第三PMOS的栅极相连再与第二PMOS的漏极相连；
[0020]所述第一NMOS的栅极与第一PMOS的漏极以及第四PMOS的源极相连，第二NMOS的栅极与第一NMOS的漏极以及第四电阻远离第四NMOS栅极的一端相连；
[0021]所述第一开关的第一端接电源，所述第一开关的第二段与第二开关的第一端相连，所述第二开关的第二端通过第三电阻接地，所述第二开关的第二段为DET控制信号；
[0022]所述电容的第一端与第一开关的第一端相连，电容的第二端接地；
[0023]所述晶振与第三NMOS的栅极以及通过第二电阻与第三NMOS的漏极相连。
[0024]优选地，所述晶振驱动电路还包括运放，晶振在起振后的时钟经过运放后输出正反向时钟信号。
[0025]优选地，所述第一开关、第二开关分别受晶振输出的时钟信号控制。
[0026]优选地，所述第一开关受运放的正向时钟控制，所述第二开关受运放的反向时钟控制。
[0027]优选地，所述第一开关、第二开关以及电容组成开关电容，等效电阻为:Req＝1/(C*F)，其中C为电容容值，F为晶振频率。
[0028]优选地，在所述晶振起振前，开关电容不工作。
[0029]优选地，在所述晶振起振前，DET控制信号为低电平，第四PMOS导通。
[0030]优选地，在所述晶振起振前，开关电容不工作。
[0031]优选地，所述开关电容工作后，其等效电阻Req远远小于第三电阻，DET控制信号为高电平，此时第四PMOS关断。
[0032]一种集成电路，包括如上述任一项所述的晶振驱动电路。
[0033]如上所述，本专利技术的晶振驱动电路，具有以下有益效果：
[0034]本专利技术的晶振驱动电力在没有增加功耗的情况下，加快了起振速度。
附图说明
[0035]图1显示为现有技术中一种晶振驱动电路示意图；
[0036]图2显示为本专利技术的晶振驱动电路示意图。
具体实施方式
[0037]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0038]请参阅图2，本专利技术提供一种晶振驱动电路，包括：
[0039]第一至第四PMOS(第一PMOS MP1,第二PMOS MP2，第二PMOS MP2，第三PMOS MP3，
(第一PMOS MP1,第二PMOS MP2，第二PMOS MP2，第四PMOS MP4))，第一至第三NMOS(第一NMOS MN1,第二NMOS MN2，第二NMOS MN2，第三NMOS MN3)，第一至第四电阻(第一电阻R1,第四电阻R2,第二电阻Rf,第三电阻Ra)，第一及第二开关(第一开关SW1，第二开关SW2)，电容Ca；
[0040]第一PMOS MP1通过第一电阻R1与第一NMOS MN1串接，第一NMOS MN1的源极接地，第一PMOS MP1的源极接电源；
[0041]第二PMOS MP2与第二NMOS MN2串接，即第二PMOS MP2的漏极与第二NMOS MN2的漏极串接，第二NMOS MN2的源极接地，第二PMOS MP2的源极接电源；
[0042]第三PMOS MP3与第三NMOS MN3串接，即第三PMOS MP3的漏极与第三NMOS MN3的漏极串接，第三NMOS MN3的源极接地，第三PMOS MP3的源极接电源；
[004本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶振驱动电路，其特征在于：所述驱动电路包括：第一至第四PMOS，第一至第三NMOS，第一至第四电阻，第一及第二开关，电容；所述第一PMOS通过第一电阻与第一NMOS串接，第一NMOS的源极接地，第一PMOS的源极接电源；所述第二PMOS与第二NMOS串接，第二NMOS的源极接地，第二PMOS的源极接电源；所述第三PMOS与第三NMOS串接，第三NMOS的源极接地，第三PMOS的源极接电源；所述第四PMOS通过第四电阻与第一NMOS的漏极连接；所述第四PMOS的栅极接DET控制信号；所述第一PMOS、第二PMOS、第三PMOS的栅极相连再与第二PMOS的漏极相连；所述第一NMOS的栅极与第一PMOS的漏极以及第四PMOS的源极相连，第二NMOS的栅极与第一NMOS的漏极以及第四电阻远离第四NMOS栅极的一端相连；所述第一开关的第一端接电源，第一开关的第二段与第二开关的第一端相连，第二开关的第二端通过第三电阻接地，第二开关的第二段为DET控制信号；所述电容的第一端与第一开关的第一端相连，电容的第二端接地；所述晶振与第三NMOS的栅极以及通过第二电阻与第三NMOS的漏极相连。2.根据权利要求1所述...

【专利技术属性】
技术研发人员：邵博闻，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：