半导体结构及其制造方法技术

本申请实施例提供一种半导体结构及其制造方法，所述半导体结构，包括晶体管阵列；所述晶体管阵列包括多个晶体管；所述多个晶体管的导电沟道垂直于所述晶体管阵列的排布方向；位于所述晶体管之间的隔离结构；其中，在相邻的任意两排所述晶体管之间的所述隔离结构中具有沟槽；第一电荷引出结构，位于所述沟槽中；第二电荷引出结构，位于所述沟槽的至少部分开口处，并与所述第一电荷引出结构电连接。并与所述第一电荷引出结构电连接。并与所述第一电荷引出结构电连接。

【技术实现步骤摘要】
半导体结构及其制造方法


[0001]本申请涉及半导体
，涉及但不限于一种半导体结构及其制造方法。

技术介绍

[0002]近年来，晶体管阵列被用在各种存储器中，其中，动态随机存储器（Dynamic Random Access Memory，DRAM）的存储单元由一个晶体管和一个电容所构成，并通过电容来存储电荷，进而记录数据。通常情况下，动态随机存储器的存储单元中的位线（Bit line，BL）与多个存储单元的电容连接，同一条位线连接的多个存储单元之间会相互影响，从而产生类似于电耦合（Coupling）或行锤（Row Hammer）效应等现象，导致晶体管阵列的性能降低。

技术实现思路

[0003]有鉴于此，本申请实施例提供了一种半导体结构及其制造方法。
[0004]第一方面，本申请实施例提供了一种半导体结构，包括：晶体管阵列；所述晶体管阵列包括多个晶体管；所述多个晶体管的导电沟道垂直于所述晶体管阵列的排布方向；位于所述晶体管之间的隔离结构；其中，在相邻的任意两排所述晶体管之间的所述隔离结构中具有沟槽；第一电荷引出结构，位于所述沟槽中；第二电荷引出结构，位于所述沟槽的至少部分开口处，并与所述第一电荷引出结构电连接。
[0005]在一些实施例中，所述半导体结构还包括：字线引出结构，与耦接所述晶体管的字线的一端连接；其中，位于与所述沟槽平行方向上同一排的所述晶体管耦接同一条所述字线；所述字线引出结构位于所述沟槽一侧。
[0006]在一些实施例中，所述第二电荷引出结构包括：在所述导电沟道的延伸方向上依次层叠的第一导电层、第二导电层和导电片层；其中，所述第一导电层与所述第二导电层的接触面高于所述字线引出结构的表面；所述第二导电层连接所述第一导电层且延伸至所述晶体管阵列的外围区域；所述导电片层位于所述外围区域，并与所述第二导电层连接。
[0007]在一些实施例中，所述晶体管阵列包括虚设晶体管；所述第一导电层在所述虚设晶体管的相邻位置与所述第一电荷引出结构连接。
[0008]在一些实施例中，所述第一导电层还与所述沟槽两侧的所述虚设晶体管的导电沟道连接。
[0009]在一些实施例中，所述虚设晶体管位于所述晶体管阵列的边缘，且与所述外围区域相邻。
[0010]在一些实施例中，所述字线引出结构位于所述外围区域。
[0011]在一些实施例中，所述第一导电层、第二导电层和导电片层由相同的导电材料构成。
[0012]在一些实施例中，所述隔离结构由绝缘材料组成，所述第一电荷引出结构由金属组成。
[0013]第二方面，本申请实施例还提供了一种半导体结构的制造方法，所述方法包括：形成晶体管阵列；其中，所述晶体管阵列包括多个晶体管；所述多个晶体管的导电沟道垂直于所述晶体管阵列的排布方向；形成位于所述晶体管之间的隔离结构；其中，在相邻的任意两排所述晶体管之间的所述隔离结构中具有沟槽；在所述沟槽中形成第一电荷引出结构；在所述沟槽的至少部分开口处，形成与所述第一电荷引出结构电连接的第二电荷引出结构。
[0014]在一些实施例中，位于与所述沟槽平行方向上同一排的所述晶体管耦接同一条字线，所述方法还包括：在所述沟槽的一侧，形成字线引出结构；其中，所述字线引出结构与耦接所述晶体管的所述字线的一端连接；所述字线引出结构位于所述晶体管阵列的外围区域。
[0015]在一些实施例中，所述形成与所述第一电荷引出结构电连接的第二电荷引出结构，包括：沿所述导电沟道的延伸方向依次堆叠形成第一导电层、第二导电层和导电片层；其中，所述第一导电层与所述第二导电层的接触面高于所述字线引出结构的表面；所述第二导电层连接所述第一导电层且延伸至所述外围区域；所述导电片层位于所述外围区域，并与所述第二导电层连接。
[0016]在一些实施例中，所述形成位于所述晶体管之间的隔离结构，包括：在列方向上的所述晶体管的导电沟道的侧壁填充绝缘材料，以及在行方向上的所述晶体管的导电沟道的侧壁覆盖所述绝缘材料，以在相邻的任意两排所述晶体管之间的所述隔离结构中形成所述沟槽。
[0017]在一些实施例中，所述在所述沟槽中形成第一电荷引出结构，包括：在所述沟槽中填充金属，以形成所述第一电荷引出结构。
[0018]本申请实施例提供了一种半导体结构及其制造方法，所述半导体结构通过位于晶体管之间的第一电荷引出结构隔离相邻的晶体管，并通过与第一电荷引出结构电连接的第二电荷引出结构将相邻晶体管之间的耦合电荷引出半导体结构，如此，可以减少存储单元之间的电干扰和行锤效应，从而提高半导体结构的可靠性。
附图说明
[0019]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
[0020]图1A为本申请实施例提供的一种填埋式沟道晶体管阵列的结构示意图；图1B为本申请实施例提供的一种填埋式沟道晶体管的结构示意图；
图2A为本申请实施例提供的一种半导体结构的俯视图；图2B为图2A所示的半导体结构沿aa
’
截面的剖视图；图2C为本申请另一实施例提供的一种半导体结构的俯视图；图2D为图2C所示的半导体结构的侧视图；图3为本申请又一实施例提供的一种半导体结构的结构示意图；图4为本申请实施例提供的一种半导体结构的制造方法的流程图；图5A为本申请实施例提供的一种半导体结构制造过程的示意图一；图5B为本申请实施例提供的一种半导体结构制造过程的示意图二；图5C为本申请实施例提供的一种半导体结构制造过程的示意图三；图5D为本申请实施例提供的一种半导体结构制造过程的示意图四；图5E为本申请实施例提供的一种半导体结构制造过程的示意图五；图5F为本申请实施例提供的一种半导体结构制造过程的示意图六；图5G为本申请实施例提供的一种半导体结构制造过程的示意图七；图5H为本申请实施例提供的一种半导体结构制造过程的示意图八；图5I为本申请实施例提供的一种半导体结构制造过程的示意图九。
具体实施方式
[0021]为使本申请实施例的目的、技术方案和优点更加清楚，下面将参照相关附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
[0022]在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在一些实施例中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里可以不描述实际实施例的全部特征，不详细描述公知的功能和结构。
[0023]除非另有定义，本文所使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：晶体管阵列；所述晶体管阵列包括多个晶体管；所述多个晶体管的导电沟道垂直于所述晶体管阵列的排布方向；位于所述晶体管之间的隔离结构；其中，在相邻的任意两排所述晶体管之间的所述隔离结构中具有沟槽；第一电荷引出结构，位于所述沟槽中；第二电荷引出结构，位于所述沟槽的至少部分开口处，并与所述第一电荷引出结构电连接。2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：字线引出结构，与耦接所述晶体管的字线的一端连接；其中，位于与所述沟槽平行方向上同一排的所述晶体管耦接同一条所述字线；所述字线引出结构位于所述沟槽一侧。3.根据权利要求2所述的半导体结构，其特征在于，所述第二电荷引出结构包括：在所述导电沟道的延伸方向上依次层叠的第一导电层、第二导电层和导电片层；其中，所述第一导电层与所述第二导电层的接触面高于所述字线引出结构的表面；所述第二导电层连接所述第一导电层且延伸至所述晶体管阵列的外围区域；所述导电片层位于所述外围区域，并与所述第二导电层连接。4.根据权利要求3所述的半导体结构，其特征在于，所述晶体管阵列包括虚设晶体管；所述第一导电层在所述虚设晶体管的相邻位置与所述第一电荷引出结构连接。5.根据权利要求4所述的半导体结构，其特征在于，所述第一导电层还与所述沟槽两侧的所述虚设晶体管的导电沟道连接。6.根据权利要求4所述的半导体结构，其特征在于，所述虚设晶体管位于所述晶体管阵列的边缘，且与所述外围区域相邻。7.根据权利要求3所述的半导体结构，其特征在于，所述字线引出结构位于所述外围区域。8.根据权利要求3所述的半导体结构，其特征在于，所述第一导电层、第二导电层和导电片层由相同的导电材料构成。9.根据权利要求1所述的半导体结构，其特征在于，所...

【专利技术属性】
技术研发人员：蓝天，华文宇，刘藩东，
申请(专利权)人：芯盟科技有限公司，
类型：发明
国别省市：