半导体器件及其制造方法技术

本申请涉及一种半导体器件及其制造方法。一种半导体器件包括：电容器，设置在衬底上，包括下电极、介电层和上电极；以及放电结构，与电容器间隔开，连接至电容器的上电极，并适于将由用于形成电容器的上电极的等离子体工艺所诱导的电荷放电至衬底。诱导的电荷放电至衬底。诱导的电荷放电至衬底。

【技术实现步骤摘要】
半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年1月5日提交的韩国专利申请第10
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2021
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0000858号的优先权，其整体公开内容通过引用合并于此。


[0003]本专利技术的各实施方式涉及半导体器件及其制造方法，更具体地，涉及包括放电结构的半导体器件及其制造方法，该放电结构能够将等离子体诱导电荷放电到衬底。

技术介绍

[0004]半导体器件的制造包括等离子体工艺的多个步骤。等离子体工艺主要被应用于沉积或刻蚀工艺期间。然而，来自等离子体工艺的等离子体诱导电荷可能导致半导体器件的电性能劣化。需要新的改进的解决方案。

技术实现思路

[0005]本专利技术的实施方式涉及一种能够通过防止等离子体诱导损伤(PID)来提高半导体器件的性能的半导体器件及其制造方法。
[0006]根据本专利技术的一个实施方式，一种半导体器件包括设置在衬底上并包括下电极、介电层和上电极的电容器；以及放电结构，该放电结构与电容器间隔开，连接至电容器的上电极，并适于将由用于形成电容器的上电极的等离子体工艺所诱导的电荷放电到衬底。
[0007]根据本专利技术的另一实施方式，一种半导体器件包括：包括第一区域和第二区域的衬底；电容器，设置在衬底的第一区域上并包括下电极、介电层和上电极；以及放电结构，该放电结构与电容器间隔开，连接至电容器的上电极并适于将由用于形成电容器的上电极的等离子体工艺所诱导的电荷放电到衬底的第二区域。
[0008]根据本专利技术的又一实施方式，一种制造半导体器件的方法包括：提供包括第一区域和第二区域的衬底；形成电容器，该电容器的下电极、介电层和上电极堆叠于衬底的第一区域之上；以及在衬底的第二区域上形成放电结构，该放电结构与电容器间隔开且连接至电容器的上电极。
[0009]本专利技术的实施方式具有通过防止等离子体诱导损伤(PID)来提高半导体器件的性能的效果。
附图说明
[0010]图1是示出根据本专利技术实施方式的半导体器件的截面图。
[0011]图2A至图2K是示出用于制造根据本专利技术的实施方式的图1所示的半导体器件的方法的截面图。
[0012]图3A至图3D、图4A至图4D、图5A至图5D和图6A至图6D是示出用于制造本专利技术的其他实施方式的半导体器件的方法的截面图。
具体实施方式
[0013]这里描述的各实施方式将参考作为本专利技术的理想示意图的截面图、平面图和框图进行描述。因此，附图的结构可以因制造技术和/或公差而被修改。本专利技术的实施方式不限于附图所示的具体结构，而是包括根据制造工艺可能产生的结构的任何变化。相应地，附图中所示的区域和区域的形状旨在示出元件的区域的特定结构，而非旨在限制本专利技术的范围。
[0014]图1是根据本专利技术实施方式的半导体器件的截面图。
[0015]参照图1，衬底101可以包括第一区域R1、第二区域R2和第三区域R3。电容器可以设置在第一区域R1的衬底101上。电容器可以包括下电极SN、介电层116和上电极119。第一区域R1和电容器可以通过第一接触插塞106和第二接触插塞108电连接。放电结构PS可以设置在第二区域R2的衬底101上。放电结构PS可以包括第一二极管D1、第一放电接触插塞106
’
、第二放电接触插塞108
’
、第一电极114
’
和第二电极119
’
。第二二极管D2、外围栅极PG、第一外围金属线109和第二外围金属线125可以设置在第三区域R3的衬底101上。
[0016]衬底101可以是适合于半导体加工的材料。衬底101可以包括半导体衬底。衬底101可以包括含硅材料。衬底101可以包括例如硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、或者它们的组合或者它们中的两个或更多个的多层。衬底101也可以由诸如锗的其他半导体材料制成。衬底101可以由III/V族半导体衬底制成，即化合物半导体衬底，例如砷化镓(GaAs)。衬底101可以包括绝缘体上硅(SOI)衬底。
[0017]衬底101的第一区域Rl可以包括单元区域，其中形成诸如栅极、位线和电容器的器件。第二区域R2可以包括放电区域，其中等离子体诱导电荷被放电到衬底。第三区域R3可以包括用于控制形成在第一区域R1中的器件的操作的外围区域。在一个实施方式中，第二区域R2可以包括在位于单元区域和外围区域之间的虚设区域中。
[0018]第一区域Rl、第二区域R2和第三区域R3可以通过隔离层102划分。区域Rl至R3中的每一个可以包括由隔离层102限定的有源区域103。隔离层102可以是通过浅沟槽隔离(STI)工艺形成的区域。隔离层102可以包括例如氧化硅、氮化硅或它们的组合。
[0019]栅极结构BG可以设置在第一区域Rl中。栅极结构BG可以是掩埋栅极结构。根据图1，栅极结构BG可以位于比衬底101的上表面低的水平面处。然而，本专利技术不限于此。本专利技术可应用于任何类型的栅极结构，例如凹陷栅极、鳍状栅极和平面栅极等。
[0020]源极/漏极区域104可以设置在栅极结构BG之间的衬底101中以及在栅极结构BG的两侧的衬底101中。
[0021]位线结构BL可以设置在衬底101上在栅极结构BG之间。位线结构BL可被形成为直接接触位于栅极结构BG之间的源极/漏极区域104。
[0022]第一绝缘层105可以形成在衬底101之上。第一绝缘层105可以共同形成在衬底的第一区域Rl、第二区域R2和第三区域R3之上。第一绝缘层105可以包括绝缘材料。第一绝缘层105可以是单层或多层。第一绝缘层105可以包括具有相同的刻蚀选择比(etch selectivity)的多层绝缘材料。第一绝缘层105可以包括具有不同的刻蚀选择比的多层绝缘材料。第一绝缘层105可以包括例如氮化物、氧化物、氮氧化物或它们的组合。
[0023]第一接触插塞106和第二接触插塞108可被设置为穿过第一区域Rl的第一绝缘层105以接触衬底101。第一接触插塞106可被形成为接触源极/漏极区域104。第二接触插塞
108的上表面和第一绝缘层105的上表面可以位于相同的水平面。第一接触插塞106可以包括半导体材料。第二接触插塞108可以包括金属。
[0024]本专利技术的各实施方式示出了穿过第一绝缘层105的第一接触插塞106和第二接触插塞108。然而，本专利技术不限于此。第一绝缘层105可以包括多层绝缘材料，适于针对第一接触插塞106和第二接触插塞108形成单独的绝缘层。
[0025]第二接触插塞108的线宽可被调整为比第一接触插塞106的线宽宽。在本实施方式中，第一接触插塞106的上表面被示出为被第二接触插塞108覆盖，但本实施方式不限于此。如果需要，第一接触插塞106和第二接触插塞108可以在能够电连接的限度内部分交叠。
[0026]第一接触插塞106的一端可以与衬底101的源极/漏极区域104直接接触本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：电容器，设置在衬底之上并包括下电极、介电层和上电极；以及放电结构，与所述电容器间隔开，连接至所述电容器的上电极，并且适于将由用于形成所述电容器的上电极的等离子体工艺所诱导的电荷放电到所述衬底。2.如权利要求1所述的半导体器件，其中，所述放电结构包括：第二电极；第一电极，连接至所述第二电极；放电接触插塞，连接至所述第一电极；以及二极管，连接至所述放电接触插塞并形成于所述衬底中。3.如权利要求2所述的半导体器件，其中，所述第二电极连接至所述上电极。4.如权利要求2所述的半导体器件，还包括：接触插塞，其两端分别连接至所述衬底和所述电容器，其中，所述放电接触插塞和所述接触插塞位于相同的水平面。5.如权利要求2所述的半导体器件，其中，所述放电接触插塞还包括：第一放电接触插塞，连接至所述二极管；以及第二放电接触插塞，其两端分别连接至所述第一放电接触插塞和所述第一电极。6.如权利要求2所述的半导体器件，其中，所述第一电极和所述下电极具有相同的结构并且位于相同的水平面。7.如权利要求5所述的半导体器件，其中，所述第一电极、所述第二电极和所述第二放电接触插塞包括金属。8.如权利要求5所述的半导体器件，其中，所述第一放电接触插塞包括半导体材料。9.如权利要求1所述的半导体器件，还包括金属线，所述金属线在所述电容器之上连接至所述电容器。10.如权利要求2所述的半导体器件，其中，所述第一电极具有筒形或柱形。11.如权利要求2所述的半导体器件，还包括支承件，所述支承件覆盖所述第一电极的外壁。12.一种半导体器件，包括：衬底，包括第一区域和第二区域；电容器，设置在所述衬底的第一区域上，并且包括下电极、介电层及上电极；以及放电结构，与所述电容器间隔开，连接至所述电容器的上电极，并适于将由用于形成所述电容器的上电极的等离子体工艺所诱导的电荷放电到所述衬底的第二区域。13.如权利要求12所述的半导体器件，其中，所述放电结构包括：第二电极；第一电极，连接至所述第二电极；放电接触插塞，连接至所述第一电极；以及第一二极管，连接至所述放电接触插塞并形成于所...

【专利技术属性】
技术研发人员：南相润，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：