一种低存储器开销的混合基FFT处理器及其方法技术

本发明专利技术涉及无线通讯技术领域，特别是一种通用的操作数无冲突生成的低存储器开销的混合基ＦＦＴ处理器及其方法。由控制逻辑部件（１）、运算ＲＡＭ存储器（２）、网络（３）、蝶算单元（４）、旋转因子复数成法单元（５）、旋转因子ＲＯＭ（６）、Ｉ／Ｏ共享ＲＡＭ存储器（７）组成，控制逻辑部件（１）控制运算ＲＡＭ存储器（２）、蝶算单元（４）、旋转因子ＲＯＭ（６）以及Ｉ／Ｏ共享ＲＡＭ存储器（７），运算ＲＡＭ存储器（２）通过网络（３）连接于蝶算单元（４）和旋转因子复数成法单元（５），旋转因子复数成法单元（５）连接于旋转因子ＲＯＭ（６）。

【技术实现步骤摘要】

本专利技术涉及无线通讯、数字信号处理
，特别是一种通用的操作数无冲突生成的低存储器开销的混合基FFT处理器及其方法。
技术介绍
在OFDM(正交频分复用)载波调制解调、数字信号处理应用中，混合基FFT(Fast Fourier Transformation)具有重要的作用。直接采用基-2FFT算法，则需要的运算级数较多，为保证数据处理的吞吐率，需要对功能模块采用倍频，这不利于低功耗设计。而对于基-4等固定基FFT算法，只能处理16点、64点、256点等4n(n＝1，2，3，......)点FFT，无法处理32点、128点、512点、2048点、8192点FFT，而这些点数的FFT目前在OFDM，数字信号处理中普遍应用，同时，为保证FFT处理的点数具有灵活性，采用混合基FFT具有重要意义。操作数1965年，Cooley-Tukey两位学者提出了FFT算法，顺序输入FFT处理器的数据经抽取后，输入蝶算单元进行复数乘法、累加，本说明书将输入蝶算单元的数据称为操作数。存储器开销指处理器内部使用的SRAM存储器的字节数。存储器交织架构以及操作数无冲突生成输入FFT处理器的数据均存储在SRAM存储器中，一个SRAM存储器(一种全同步、全静态的随机访问存储器)可以由多个存储体构成，存储器对应页面地址，存储体对应块地址，每个存储体内的地址称为点地址(对于基-8FFT处理器，一个存储器划分为8个存储体)，通过以上划分方法，得到存储器交织架构，增大了存储器的带宽，即在一个时钟周期可以并行读取(或存储)多个操作数，如果不进行存储器交织，一个时钟周期只能并行读取(或存储)一个操作数。
技术实现思路
这里提出了一种针对基-4/2混合基FFT的蝶算操作数地址无冲突生成算法，并将其映射成为硬件结构，即寄存器相应位聚集、倒序，寄存器通过模4加法器进行译码。前一帧的输出序列和后一帧的输入序列的地址完全相同，可以输入、输出、FFT运算同时进行，节省存储器开销。这里提出的操作数地址无冲突生成算法适合任意基的组合。一种通用的操作数无冲突生成的低存储器开销的混合基FFT处理器。包括无冲突地址生成算法及相应硬件(模加器)，低存储器开销的实现算法、相应硬件，即3个实例化的n位寄存器，通过相应的位聚集成整体进行倒序、译码，并将存储器划分为若干存储体(具体划分数目按照实际情况确定)，实现操作数并行访问，输入输出共享存储器。完成并行操作数访问、输入输出同时进行的FFT运算，可以有效减小FFT处理器中存储器的开销。一种操作数无冲突生成的低存储器开销的混合基FFT处理器，包括针对混合基FFT的奇数帧输入，这些时域点的块地址、点地址经相应的原始输入寄存器地址译码，蝶算单元所需的操作数分散在不同的存储体中，因此能够并行访问操作数，FFT原位运算后，相应地址存储频域点的数据，频域点输出顺序按照原始输入寄存器倒序后产生，对于紧接着的偶数帧时域点输入，这些时域点的块地址、点地址经特定倒序后的输入寄存器地址译码产生，具有相同顺序的时域点与上一帧FFT运算后的频域点的块地址、点地址完全相同，因此可以共享同一存储器，以上过程反复进行，FFT运算存储器和输入输出共享存储器按帧进行轮换。所述的操作数无冲突生成的低存储器开销的混合基FFT处理器，偶数帧的时域点的输入寄存器的倒序与奇数帧的倒序方式互为镜向，即如果奇数帧的倒序方式中输入寄存器中位的聚集方式为2，2，1，则偶数帧的倒序方式中输入寄存器中位的聚集方式为1，2，2，对于别的混合基组合，聚集的位数相应调整，但仍然满足互为镜向的关系。附图说明图1是操作数并行生成基-4/2混合基连续流FFT信号流图。图2是通用的奇数帧、偶数帧输出频域点倒序二进制映射图。图3是Original Input Order 1寄存器译码图。图4是输入序列2的二进制倒序映射图。图5是输入序列2的块地址和点地址译码示意图。图6是混合基FFT处理器内部硬件结构及工作步骤图。图7是低存储器开销的混合基FFT处理器的工作方法流程图。具体实施例方式这里以基-4/2混合基32点FFT数据流图说明具体实施方式，这里的算法推导、硬件映射也适合其他的混合基高点数FFT算法。相应的硬件架构采用两块RAM，分别是I/O存储器、运算存储器，输出序列1和输入序列2共享同一I/O存储器，每个输入序列定义为一帧。不失一般性，输入序列1代表奇数帧，输入序列2代表偶数帧。I/O存储器和运算存储器按帧轮换，FFT运算连续进行。输出序列1和输出序列2的频域点顺序均由原始的Input Order寄存器生成，两者完全一样。Original Input Order1，Input Order1，Input Order 2，Reversed Input Order2均为位长为n位的累加计数寄存器，其中n为奇数，在具体电路映射中，Original Input Order1和Input Order1为同一个实例化的寄存器，Input Order2为一个实例化的寄存器，Reversed Input Order2为一个实例化的寄存器，即这里实例化了3个n位寄存器。图1是操作数并行生成基-4/2混合基连续流FFT信号流，输入序列1，输入序列2代表时域的第1帧、第2帧数据输入，输出序列1，输出序列2代表频域的数据输出。以输入序列1的第6点为例，它对应的块地址、点地址分别为3，6，如图1中下划线所示，经过FFT运算后，输出序列1的第12点原位存储在块地址3、点地址6对应的存储单元。当输入序列2输入时，按照本说明书提出的方法，输入序列12的块地址、点地址恰好分别为3，6，因此，可以在读出输出序列1的第12点后，紧接着在下一时钟周期上升沿写入输入序列2的第12点，即输入输出可以共享同一存储器，这是常规存储器寻址设计方法无法获得的。图2为通用的奇数帧、偶数帧输出频域点倒序二进制映射图，奇数帧对应输入序列1，偶数帧对应输入序列2，将序列称为帧，也是与图像处理、通信中的概念保持一致。以上奇数帧、偶数帧FFT运算完毕，在输出的时候，地址均按照图2与图3生成。LSB1位倒序操作至MSB1位，而MSB2位聚集为一整体，倒序操作至LSB2位。上面的倒序也可以表示如下bbbb…bbbbbb…bbbb(1)输入序列1的块地址和点地址由原始的Input Order寄存器译码产生，如图3所示。其地址产生方式也可以表示为Bank＝{bb}{bb}…{bb}{bb}{b}Address＝bb…bbbbb(2)其中表示模-4加法器。当输入序列2开始写入I/O存储器时，其二进制地址倒序如图4所示，与图2不同的是，LSB2位聚集为一个整体，倒序操作至MSB2位；MSB1位倒序操作至LSB1位。上面的倒序方式也可以表示为bbb…bbbbbbbb…bbb(3)输入序列2的块地址、点地址由按照(3)倒序后的寄存器生成，如图5所示。地址生成方式也可表示如下Bank＝{bb}{bb}…{bb}{bb}{b}Address＝bb…bbbbb(4)对于输入序列1，若其中某点的二进制地址为bbb…bbbb它的块地址、点地址由(2)产生，在原位FFT运算之后，根据(1)，相同块低址、点地址存储的输出序列1中的频域点的二进制地本文档来自技高网...

【技术保护点】
一种操作数无冲突生成的低存储器开销的混合基ＦＦＴ处理器，包括：针对混合基ＦＦＴ的奇数帧输入，这些时域点的块地址、点地址经相应的原始输入寄存器地址译码，蝶算单元所需的操作数分散在不同的存储体中，因此能够并行访问操作数，ＦＦＴ原位运算后，相应地址存储频域点的数据，频域点输出顺序按照原始输入寄存器倒序后产生，对于紧接着的偶数帧时域点输入，这些时域点的块地址、点地址经特定倒序后的输入寄存器地址译码产生，具有相同顺序的时域点与上一帧ＦＦＴ运算后的频域点的块地址、点地址完全相同，因此可以共享同一存储器，以上过程反复进行，ＦＦＴ运算存储器和输入输出共享存储器按帧进行轮换。

【技术特征摘要】

【专利技术属性】
技术研发人员：王江，黑勇，仇玉林，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11[中国|北京]