编码线性成块码的方法和装置制造方法及图纸

有效编码线性成块码的方法和装置使用包括一组激励响应的查找表，通过并行地编码而支持更快的性能。其优点包括在现有的方案中所缺乏的可伸缩性。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】
专利技术的背景1.专利
本专利技术涉及数字信号的传递(即，传输和/或存储)。更具体地说，本专利技术涉及线性成块码的编码。2.相关技术的描述数字信号通常用于如语音、数据，和视频通讯和图象，数据及文档的存储，处理和归档等应用场合。遗憾的是，因为存储介质和传输通道并不完美，它们容易将错误引入到经过它们的数字信息中。例如，在存储介质中，由于缺陷产生的错误使得数字信息的一些或全部不能正确地存储，保留或检索。例如在传输通道中，由于其他信号的干涉或通道质量在变坏过程的改变可以引起错误。为增加数据的可靠性可以应用错误检测方案，其中从数字信号计算校验值并与数字信号一起传输(在一个通常的实施中，数字信号被分成若干块，并对每个块在传递之前计算校验值，并将其附在块之后，在另一个方案中，数字信号和校验值可以交叉和/或在时序上具有某种其他的相对安排)。在信号被索取或接收时，重复该校验值的计算。若在传输前后计算的校验值一致，则传输的信号认为是没有错误的。若校验值不一致，则认为信号至少包含一个错误。若在那样的计算中使用线性成块码，最终的校验值称为校验和，而若在那样的计算中使用循环码，最终的校验值称为循环冗余校验和或CRC。根据所使用的码的类型以及遇到的错误的数目和/或类型，有可能校正那样的错误而不必重新发送该数字信息。对(n，k)循环码C，k个信息符号被编码成n-符号码字。例如，(48，32)循环码产生包含32位原始信息符号和16位CRC的48位码字。此类循环码能唯一地由具有下述形式的n-k阶生成多项式G(x)确定G(x)=1++Xn-k.]]>按那样的码计算的校验和具有n-k位的长度。(n，k)码的示例性格式示于附图说明图1。在有限域(伽罗瓦域)GF(2)上的加法简化为逻辑异或(XOR)操作，而在此有限域上的乘简化为逻辑与(AND)操作。因而，对由如上所述的生成多项式产生并在GF(2)上应用的循环码，编码器能使用如图2所示的逻辑线路实现。在此图中，gi表示生成多项式G(x)的系数，(n-k)个存储单元的每一个保持一位值，而存储单元的内容协调地更新(即在每个时钟周期，值被移位到存储单元)。在前k次移位期间，切换器处于上面位置，使得信息信号能加载到编码器(若希望还送到输出)。在接下去的(n-k)次移位期间，切换器移到下面位置，使得编码器的状态(即对应于存储单元的排序内容的位串)作为校验和信号输出。若在编码器设计期间生成多项式已知，能通过忽略第i个AND门(对gi＝0)或用连接代替它(对gi＝1)而简化图2的线路。例如，码多项式G(x)＝X16+X15+X14+X11+X6+X5+X2+X+1(如在由Telecommunications Industry Association，Arlington，VA发表的IS-200标准第二部分2.1.3.4.2.1和2.1.3.5.2.1节中所规定的)能用图3中示出的逻辑线路实现。虽然它们具有很低的硬件要求，使用很小的存储和只有少量的逻辑门，如图2及3中的串行编码器实现方法每个时钟周期只处理一位输入信号。那样的性能慢得无法接受，尤其是对涉及实时数据流的应用(如通讯应用)场合。每个时钟周期多位操作的编码器通过使用预先计算的查找表实现。在这些实现中，当前周期的余项被用作从查找表中选择值的索引，而选择的值被用作计算下一周期的余项。虽然那样的编码器每周期处理多位，它需要查找表，其长度与余项的长度指数相关。因而，那样的实现方法难以伸缩，并不适合于既要高速又要少占存储器的应用场合。专利技术概述在按本专利技术的实施例的装置中，逻辑矩阵接收信息信号和对应于信息信号部分的激励响应。逻辑矩阵根据至少两个激励响应的和输出校验和。附图简述图1是示出码字格式的简图。图2是用于循环码的一般编码器的逻辑图。图3是用于特定循环码的编码器的逻辑图。图4是按本专利技术的实施例的装置的方框图。图5是逻辑矩阵120的线路图。图6示出从具有较小容量的XOR门的树构造的XOR门。图7示出产生查找表110方法的流程图。图8描述了图7中方法的子任务P120和P130的一次迭代。图9是按本专利技术的另一实施例的装置的方框图。图10是包含信息信号范例的数据信号的图形表示。图11是产生查找表210的方法的流程图，它接续着图7示出的流程图。图12描述了图11方法的子任务P180，P190，和P200的一次迭代。图13是逻辑矩阵220的线路图。图14A是包含数据信号的范例的信号流的图形表示。图14B是编码的信号流的图形表示。图15是按本专利技术的又一个实施例的装置方框图。图16是流控制块的方框图。图17是按本专利技术又一个实施例的装置方框图。 具体实施例方式如图4所示，按本专利技术的实施例的装置100接收输入宽度为k位的信息信号20到逻辑矩阵120。查找表110将预定的响应信息提供给逻辑矩阵120的另一组输入。逻辑矩阵120在其输入上完成预定的逻辑功能以产生校验和信号30。查找表110存储的信息关系到对由特定生成多项式G(x)产生的循环码的编码器(如按图2的线路的特定实现的编码器)的激励响应，并具有预定的初始状态。具体说来，查找表110存储那样的编码器的k个激励响应，其中第j个激励响应(j是从1到k的一个整数)是从第j的激励输入(即长度k的串，其中仅第j位具有非零值)中移位引起的编码器状态。构造查找表110的示例性方法在下面讨论。逻辑矩阵120从查找表110中选择对应于信息信号120的非零位的激励响应，并输出这些响应的总和。图5示出逻辑矩阵120的示例性实施的方框图，它包括k个AND门140和一个XOR门150。每个AND门140(m)(其中m是从1到k的一个整数)具有1位宽的控制输入和(n-k)位宽的数据输入。若到门140(m)的控制输入具有值1，则输入传送到输出；否则门的输出为0。对矩阵120中的每个门140(m)，控制输入是信息信号120的第m位，而数据输入是从查找表110获得的第m个激励响应。在一个示例性实施例中，AND门140(m)包含若干或许多具有更有限输入容量的逻辑门(如2输入NAND门)，它们安排成完成上述功能。XOR门150接收k个AND门140(m)的输出，并产生(n-k)位宽的输出。若奇数个AND门140(m)的输出的第p位的具有值1，则XOR门150的输出的第p位(其中p是从1到(n-k)的一个整数)具有(a)值1，若偶数个AND门140(m)的第p位具有值1，则具有(b)值0。换言之，XOR门1 50的输出是输入的按位XOR，输出的第p位是输入的第p位的XOR。XOR门150能作为具有较小输入容量的XOR门的树实现。例如，图6示出，4输入的XOR门如何能从3个2输出XOR门的树构成(其中每个能从其他逻辑门实现)。在一个示例性实施例中，XOR门150包含若干或许多具有更有限的输入容量的逻辑门(如2输入NAND门)，它们安排成完成上述逻辑功能。注意，在实现上述逻辑功能时，逻辑矩阵120的实际结构能采用许多不同于图5所示的特定形式的其他形式，因为对于如固定的初始编码器状态和固定的G(x)，n，及k，查找表110是不变的，可以事先知道输入到AND门140(m)的某些数据位是0，因而这些门的输出的对应位也将是0。因为逻辑矩阵120的操作能使用逻辑表达式描本文档来自技高网...

【技术保护点】
一种方法，包括：　　　　接收信息信号，所述信息信号包含ｋ位的串，它包括ｐ个具有非零值的位，ｋ和ｐ是整数；　　　　接收ｐ个激励响应，所述ｐ个激励响应中的每一个对应于所述ｐ位中的１位；和　　　　获得校验和，所述校验和包括所述ｐ个激励响应的总和。

【技术特征摘要】
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【专利技术属性】
技术研发人员：JY赫特，JA莱文，N舍勒格尔，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]