支持存储器内的扫描功能制造技术

本发明专利技术涉及支持存储器内的扫描功能。公开了存储器，包含：存储数据的存储阵列；和存取电路，用于传输数据到存储阵列且从其传输数据。存取电路形成数据路径以将数据输入和输出到该阵列。存取电路包含：锁存器，其响应于第一时钟信号的第一相来锁存；和另一锁存器，其响应于第二时钟信号的第二相来锁存，该另一锁存器包含输出锁存器以从存储阵列输出数据，第一和第二时钟信号互相同步。存储器还包含复用器、扫描输入和扫描使能输入，复用器响应于扫描使能输入处的有效扫描使能信号形成扫描路径，其包含连接在一起以形成主从触发器的该锁存器和另一锁存器，使得当扫描使能信号有效时扫描数据通过主从触发器而不通过存储阵列且由输出锁存器输出。

【技术实现步骤摘要】

本专利技术的领域涉及存储器，尤其涉及能支持扫描功能的存储器。
技术介绍
希望数据处理系统和数据存储系统能够支持扫描功能，所述扫描功能容许将测试 数据输入系统的某些节点且将其从系统中扫描出来，从而实现系统的有效测试。为了能够 在存储器宏中支持扫描功能，全部的输入锁存器和输出锁存器必须能够在扫描序列期间保 持扫描值。实施此的简单方式将是把每一个输入锁存器或输出锁存器转换成触发器。然而， 此方式具有明显增大用于存储器的区域的缺点。测试存储器宏的另一个问题与测试附接于存储器宏的输出的标准单元逻辑有关。 高效地测试此逻辑是困难的，因为对存储器的直接写入(write through)会耗费许多测试 循环。测试时间是宝贵的，所以重要的是减少测试时间。增加复用器(multiplexer)来绕 过存储器引入了全速度(at-speed)测试问题，且也会将额外逻辑增加到潜在的关键时序 区域中，其在正常操作中可能影响总体系统性能。图Ia展示了根据现有技术的存储器宏5，所述存储器宏具有存储阵列10、输出锁 存器20和输入锁存器30。该存储器宏5具有数据输入D，以便响应于写入请求将数据输入 到输入锁存器30。然后，发送此数据到阵列逻辑10以便存储，并且响应于读取请求，使用感 测电路40将此数据读出到输出锁存器20。输入锁存器30由CLKB进行时钟控制(clock)， 而输出锁存器20由时钟CLKA进行时钟控制。这些时钟是互相同步的。除这些输入锁存器 和输出锁存器之外，存在用于输入测试数据的附加的输入锁存器31和输入锁存器32，所述 测试数据能在测试序列期间存储在所述阵列中。图Ib展示根据现有技术的此类存储器宏，所述存储器宏已通过在存储器输出处 增加附加锁存器22、复用器沈和扫描输入门M而被转换为支持扫描功能。该附加锁存器 由与输出锁存器相同的时钟CLKA来进行时钟控制，且与此锁存器一起充当触发器。该附加 锁存器22存在扫描输入，且当使用扫描使能信号SE来使能输入门M时，扫描输入被传输 到锁存器22且通过这两个锁存器20、22来进行时钟控制且作为扫描数据输出，这两个锁存 器经由复用器沈连接在一起从而形成触发器。在正常功能操作中，该输入门M是关闭的， 且进入阵列逻辑的数据以常规方式输出。可以看出，以此方式提供扫描功能需要附加锁存器22以及门控电路M和复用器 26。将希望制造能够支持高效扫描功能的改进存储器。
技术实现思路
本专利技术的第一方面提供存储器，所述存储器包含存储阵列，用于存储数据；和存 取电路，用于传输所述数据到所述存储阵列及从所述存储阵列传输所述数据，所述存取电 路形成用于将数据输入及输出到所述存储阵列的数据路径，所述存取电路包含锁存器，其配置为响应于第一时钟信号的第一相来进行锁存，和另一锁存器，其配置为响应于第二时 钟信号的第二相来进行锁存，所述另一锁存器包含输出锁存器，用于从所述存储阵列输出 所述数据，且所述第一时钟信号和第二时钟信号是互相同步的；所述存储器进一步包含 复用器、扫描输入和扫描使能输入，所述复用器响应于所述扫描使能输入处的有效扫描使 能信号以形成包含所述锁存器和所述另一锁存器的扫描路径，所述锁存器和所述另一锁存 器连接在一起从而形成主从触发器，以使得当所述扫描使能信号有效时，所述扫描输入处 输入的扫描数据通过所述主从触发器而不通过所述存储阵列，且由所述输出锁存器输出。本专利技术认识到存储器具有存取电路，所述存取电路提供用于将数据输入及输出 到存储阵列的路径，且该存取电路常常包含锁存器，其响应于时钟信号的相反相，对锁存器 进行时钟控制的这些时钟信号互相同步。本专利技术进一步认识到为了提供扫描功能，需要在 扫描序列期间保持扫描值并且这能使用触发器来完成。本专利技术认识到通过引入由扫描使 能信号控制的复用器，存取电路中已存在的两个锁存器可以组合从而形成在扫描期间保持 所需值的触发器。以这种方式，在扫描中能再次使用在存储器中已存在的电路来保持扫描值，并且 因此能够高效支持扫描功能的存储器可通过增加仅仅极少的附加组件来制造。在一些实施例中，所述存储器包含用于接收从所述存储阵列读取数据的读取请求 的端口，所述端口包含感测放大器电路，其用于响应于通过所述第一时钟信号的所述第一 相触发的感测信号来感测并锁存所述存储阵列的存储单元中存储的值，以及用于输出所述 感测值的所述输出端口 ；其中所述感测放大器包含所述锁存器；且所述复用器配置为响应 于所述扫描使能信号不是有效的而将所述扫描输入与所述感测放大器分离，且配置为响应 于所述扫描使能信号是有效的而将所述扫描输入连接到所述感测放大器。本专利技术认识到配置为在存储器中接收读取请求的端口包含感测放大器电路，其 感测并锁存存储单元中存储的值。因此，利用一些附加组件，所述感测放大器电路可用作触 发器的第一锁存器，其中存储器的输出锁存器用作触发器中的第二锁存器。当扫描使能信 号有效时，复用器用以将扫描输入连接到感测放大器，且当扫描使能信号不是有效时，复用 器用以将扫描输入与感测放大器分离。以这种方式，当扫描功能不工作时感测放大器可以 操作从而以正常方式感测并锁存存储值但当扫描功能工作时感测放大器可以担当触发器 中的第一锁存器。在一些实施例中，所述第一时钟信号和第二时钟信号包含相同的时钟信号。在许多存储器系统中，感测放大器和输出锁存器将由相同时钟信号进行时钟控 制，并且因此，如果感测放大器和输出锁存器连接在一起，将作为触发器来良好地起作用。 在其他实施例中，第二时钟信号可能相对于第一时钟信号延迟。然而，此类锁存器也能成功 地组合从而形成触发器，只要两个时钟信号是同步的。如果锁存器不是同步的，那么被时钟 控制的它们之间的时间差将变化，并且它们因此不能可靠地作为触发器来操作。在一些实施例中，所述复用器包含至少一个开关，其布置为响应于所述有效感测 信号的接收将所述扫描输入与所述感测放大器电路分离。为避免扫描输入处的数据涌过(flush through)输出锁存器，存在响应于有效感 测信号的接收将扫描输入与感测放大器分离的开关。应注意，电路应在其通往该开关的路 径中具有轻微延迟，以便感测信号在其到达开关之前到达感测放大器电路，这使感测放大器电路能在扫描输入与感测放大器电路分离之前被激发。因此，扫描输入由感测放大器来 感测，但扫描输入不能涌过输出锁存器。尽管开关可以许多方式来形成，但是在一些实施例中，其包含PMOS晶体管，所述 PMOS晶体管响应于感测信号来开关。在一些实施例中，所述存储单元包含具有位线和互补位线的位单元，所述感测放 大器配置为通过感测所述位线和所述互补位线来感测所述位单元中存储的数据，且所述复 用器配置为响应于所述扫描使能信号将所述扫描输入和所述扫描输入的互补值分别传输 到所述位线和互补位线。由位单元形成的存储阵列常常与感测放大器一起形成，且因为这些包含锁存器， 所以这些电路可通过本专利技术的实施例以方便方式被修改为支持扫描功能。在一些实施例中，所述端口包含读取端口，且所述存储器进一步包含用于接收将 数据写入所述存储器的写入请求的写入端口。 在一些实施例中，所述写入端口包含用于锁存在所述写入端口处接收的输入数据 的输入锁存器，所述输入锁存器由与对所述输出锁存器进行时钟控制的所述第二时钟信号本文档来自技高网...

【技术保护点】
一种存储器，包含：存储阵列，用于存储数据；及存取电路，用于传输所述数据到所述存储阵列及从所述存储阵列传输所述数据，所述存取电路形成用于将数据输入及输出到所述存储阵列的数据路径，所述存取电路包含：锁存器，其配置为响应于第一时钟信号的第一相来进行锁存；和另一锁存器，其配置为响应于第二时钟信号的第二相来进行锁存，所述另一锁存器包含输出锁存器以用于从所述存储阵列输出所述数据，且所述第一时钟信号和第二时钟信号是互相同步的；所述存储器进一步包含：复用器、扫描输入和扫描使能输入，所述复用器响应于所述扫描使能输入处的有效扫描使能信号以形成包含连接在一起以形成主从触发器的所述锁存器和所述另一锁存器的扫描路径，以使得当所述扫描使能信号有效时，所述扫描输入处输入的扫描数据通过所述主从触发器而不通过所述存储阵列，且由所述输出锁存器来输出。

【技术特征摘要】
US 2009-9-18 12/5856261.一种存储器，包含存储阵列，用于存储数据；及存取电路，用于传输所述数据到所述存储阵列及从所述存储阵列传输所述数据，所述 存取电路形成用于将数据输入及输出到所述存储阵列的数据路径，所述存取电路包含锁 存器，其配置为响应于第一时钟信号的第一相来进行锁存；和另一锁存器，其配置为响应于 第二时钟信号的第二相来进行锁存，所述另一锁存器包含输出锁存器以用于从所述存储阵 列输出所述数据，且所述第一时钟信号和第二时钟信号是互相同步的；所述存储器进一步 包含复用器、扫描输入和扫描使能输入，所述复用器响应于所述扫描使能输入处的有效扫 描使能信号以形成包含连接在一起以形成主从触发器的所述锁存器和所述另一锁存器的 扫描路径，以使得当所述扫描使能信号有效时，所述扫描输入处输入的扫描数据通过所述 主从触发器而不通过所述存储阵列，且由所述输出锁存器来输出。2.根据权利要求1所述的存储器，所述存储器包含用于接收从所述存储阵列读取数据 的读取请求的端口，所述端口包含感测放大器电路，其响应于通过所述第一时钟信号的所 述第一相触发的感测信号来感测并锁存所述存储阵列的存储单元中存储的值，以及用于输 出所述感测值的所述输出端口 ；其中所述感测放大器包含所述锁存器；及所述复用器配置为响应于所述扫描使能信号不是有效的而将所述扫描输入与所述感 测放大器分离，且响应于所述扫描使能信号是有效的而将所述扫描输入连接到所述感测放 大器。3.根据权利要求2所述的存储器，其中所述第一时钟信号和第二时钟信号包含相同时钟信号。4.根据权利要求2所述的存储器，其中所述复用器包含至少一个开关，该开关布置为 响应于所述有效感测信号的接收将所述扫描输入与所述感测放大器电路分离。5.根据权利要求4所述的存储器，其中所述至少一个开关包含pmos晶体管，其配置为 接收所述感测信号且布置在所述扫描输入与所述感测放大器电路之间。6.根据权利要求2所述的存储器，其中所述存储单元包含具有位线和互补位线的位单 元，所述感测放大器配置为通过感测所述位线来感测所述位单元中存储的数据，且所述复 用器配置为响应于所述扫描使能信号将所述扫描输入和所述扫描输入的互补值分别传输 到所述位线和互补位线。7.根据权利要求2所述的存储器，所述端口包含读取端口，且所述存储器进一步包含 用于接收将数据写入所述存储器的写入请求的写入端口。8.根据权利要求7所述的存储器，其中所述写入端口包含用于锁存在所述写入端口处 接收的输入数据的输入锁存器，所述输入锁存器是由与对所述输出锁存器进行时钟控制的 所述第二时钟信号不同步的时钟信号来进行时钟控制。9.根据权利要求2所述的存储器，其中所述端口是配置为接收写入请求和读取请求二 者的端口，所述端口包含与所述端口关联的用于响应于写入请求而锁存输入数据的输入锁 存器，所述输入锁存器是由与对所述输出锁存器进行时钟控制的所述时钟同步的时钟信号 来进行时钟控制。10.根据权利要求2所述的存储器，所述存储器包含至少一个其他端口，所述端口和所 述至少一个其他端口均包含配置为接收写入请求和读取请求二者的端口，所述端口中的每 一个端口包含与所述端口关联的用于响应于写入请求而锁存输入数据的输入锁存器，以及 输出锁存器，所述输入锁存器是由与对所述输出锁存器进行时钟控制的所述时钟同步的时 钟来进行时钟控制。11.根据权利要求1所述的存储器，其中所述存储器包含用于接收写入请求的端口，所 述端口包含用于响应于所述时钟周期的所述第一相而锁存接收的数据值以便传输到所述 存储阵列的输入锁存器，所述输入锁存器包含所述锁存器，且所述复用器配置为响应于所 述扫描使能信号是有效的而将信号从所述输入锁存器路由到所述输出锁存器，且响应于所 述扫描使能信号不是有效...

【专利技术属性】
技术研发人员：YK钟，G杨，PD霍克西，PS休斯，GR瓦戈纳，
申请(专利权)人：ARM有限公司，
类型：发明
国别省市：GB[英国]