一种FinFET单管单粒子瞬态效应的测试电路制造技术

本发明专利技术公开了一种FinFET单管单粒子瞬态效应的测试电路，包括待测N型FinFET管M0、第一电流镜、第二电流镜、第一电阻R0和第二电阻R1，其中，待测N型FinFET管M0的栅极连接外部电源信号VG，漏极同时连接第一电流镜的输入端和第二电流镜的输入端，源极连接接地端；第一电阻R0连接在接地端与第二电流镜的输出端之间，第二电阻R2连接在接地端与第一电流镜的输出端之间；第一电流镜和第二电流镜均用于捕获待测N型FinFET管M0发生单粒子效应后产生的瞬态电流。本发明专利技术的FinFET单管单粒子瞬态效应的测试电路，当器件发生单粒子效应后，产生瞬态电流被电流镜捕获，根据电流大小，器件的漏端电压通过内部电路进行偏置，减弱了外加电源对瞬态特性的噪声影响。特性的噪声影响。特性的噪声影响。

【技术实现步骤摘要】
一种FinFET单管单粒子瞬态效应的测试电路


[0001]本专利技术属于集成电路
，具体涉及一种FinFET单管单粒子瞬态效应的测试电路。

技术介绍

[0002]经过五十多年的研究，半导体技术有了突破性的进展。特别是随着硅提取技术的不断成熟，硅基的超大规模集成电路也在不断地演变优化。自摩尔定律提出以来，集成电路的发展也按照定律有条不紊地进行着。从二十世纪六十年代开始，电路集成度每十八个月翻一倍。为了不断提高集成电路的集成度且持续降低成本，必须实现更小的集成电路工艺尺寸，提升器件开关速度。但是伴随着晶体管尺寸的进一步减小，会出现许多次级效应，这些次级效应会在电路运行过程中产生新的问题，由短沟道效应(Short channel effect，SCE)引发的漏致势垒降低(Drain Induced Barrier Lowering，DIBL)效应、亚阈特性退化现象等严重影响器件性能。为了能够满足上述需求，并且能够遵循摩尔定律继续减小特征尺寸，在集成电路领域，提出了一种新型半导体器件结构——FinFET(Fin Field
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Effect Transistor，鳍式场效应晶体管)。
[0003]FinFET最初由胡正明教授提出，并首次被Intel公司于2011年成功应用于生产出商业处理器。该处理器结合金属High
‑
K栅介质技术与Fin(鳍)结构的优点，使CPU(central processing unit，中央处理器)处理器集成度显著提高，FinFET技术的成功商业化，标志着这项技术己经逐渐走向成熟，使半导体器件可以按照摩尔定律继续向前发展。
[0004]当今纳米级工艺中，FinFET结构已经成为主流结构，且已经实现广泛应用。而在航天器正常运行过程中，SEU(Single Event Upset，单粒子翻转效应)、MBU(Multiple Bit Upset，单粒子多位翻转效应)和SET(Single Event Transient，单粒子瞬态效应)成为了对集成电路数字存储电路的主要软错误形式，其对沟道尺寸较小的FinFET影响较为明显。经过科学家们的长期努力，单粒子翻转效应和存储阵列中的多位翻转已经得到了很好的解决。但对于纳米尺度的集成电路而言，电荷共享效应导致的多节点翻转和组合逻辑中的单粒子瞬变效应变得非常严重，成为软错误的主导因素。由于SET造成的逻辑错误随着集成电路的工作频率的增加而增大，SET成为了下一代抗辐射高性能纳米集成电路设计的瓶颈问题。为了能够进一步研究SET，需要进行试验测试，但是由于FinFET单个器件的实际面积较小，且瞬态脉冲电流小，难以测量和提取。

技术实现思路

[0005]为了解决现有技术中存在的上述问题，本专利技术提供了一种FinFET单管单粒子瞬态效应的测试电路。本专利技术要解决的技术问题通过以下技术方案实现：
[0006]本专利技术提供了一种FinFET单管单粒子瞬态效应的测试电路，包括待测N型FinFET管M0、第一电流镜、第二电流镜、第一电阻R0和第二电阻R1，其中，
[0007]所述待测N型FinFET管M0的栅极连接外部电源信号VG，所述待测N型FinFET管M0的
漏极同时连接所述第一电流镜的输入端以及所述第二电流镜的输入端，所述待测N型FinFET管M0的源极连接接地端gnd；
[0008]所述第一电阻R0连接在接地端gnd与所述第二电流镜的输出端out2之间，所述第二电阻R2连接在接地端gnd与所述第一电流镜的输出端out1之间；
[0009]所述第一电流镜和所述第二电流镜均用于捕获所述待测N型FinFET管M0发生单粒子效应后产生的瞬态电流。
[0010]在本专利技术的一个实施例中，所述第一电流镜包括第一P型FinFET管M1和第二P型FinFET管M2，所述第二电流镜包括第三P型FinFET管M3和第四P型FinFET管M4，其中，
[0011]所述第一P型FinFET管M1的源极、所述第二P型FinFET管M2的源极、所述第三P型FinFET管M3的源极和所述第四P型FinFET管M4的源极均连接电源端VDD；
[0012]所述第一P型FinFET管M1的栅极、所述第二P型FinFET管M2的栅极、所述第三P型FinFET管M3的栅极、所述第四P型FinFET管M4的栅极、所述第二P型FinFET管M2的漏极以及所述第四P型FinFET管的漏极M4均连接所述待测N型FinFET管M0的漏极；
[0013]所述第一P型FinFET管M1的漏极作为所述第一电流镜的输出端out1，所述第三P型FinFET管M3的漏极作为所述第二电流镜的输出端out2。
[0014]在本专利技术的一个实施例中，所述第一电阻R0和所述第二电阻R1的阻值相等。
[0015]在本专利技术的一个实施例中，所述第一P型FinFET管M1、所述第二P型FinFET管M2、所述第三P型FinFET管M3和所述第四P型FinFET管M4为相同的P型FinFET管。
[0016]在本专利技术的一个实施例中，所述FinFET单管单粒子瞬态效应的测试电路还包括示波器，所述示波器连接至所述第一电流镜和所述第二电流镜的输出端。
[0017]与现有技术相比，本专利技术的有益效果在于：
[0018]1、本专利技术的FinFET单管单粒子瞬态效应的测试电路，当待测N型FinFET管发生单粒子效应后，产生瞬态电流被第一电流镜和第二电流镜捕获，根据电流大小，通过其内置的电阻转化为相应的电压信号，使得器件的漏端电压通过内部电路进行偏置，减弱了外加电源对瞬态特性的噪声影响，而且将无法直接测量的电流信号通过内部结构转化为可以直接测得的电压信号。
[0019]2、本专利技术的测试电路设置有两个对称的电流镜，若电流镜受到辐射影响，则只有一个电流镜的输出端有变化，若待测N型FinFET管M0受到辐射影响，则两个电流镜的输出端皆有变化，从而可以排除测试过程中辐射对电流镜晶体管的影响，准确获得待测N型FinFET管的单粒子瞬态效应结果。
[0020]以下将结合附图及实施例对本专利技术做进一步详细说明。
附图说明
[0021]图1是本专利技术实施例提供的一种FinFET单管单粒子瞬态效应的测试结构示意图；
[0022]图2是本专利技术实施例提供的一种FinFET单管单粒子瞬态效应的具体测试电路示意图；
[0023]图3是本专利技术实施例的测试电路的输出端电压仿真结果示意图。
具体实施方式
[0024]为了进一步阐述本专利技术为达成预定专利技术目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本专利技术提出的一种FinFET单管单粒子瞬态效应的测试电路进行详细说明。
[0025]有关本专利技术的前述及其他
技术实现思路
、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本专利技术为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种FinFET单管单粒子瞬态效应的测试电路，其特征在于，包括待测N型FinFET管M0、第一电流镜、第二电流镜、第一电阻R0和第二电阻R1，其中，所述待测N型FinFET管M0的栅极连接外部电源信号VG，所述待测N型FinFET管M0的漏极同时连接所述第一电流镜的输入端以及所述第二电流镜的输入端，所述待测N型FinFET管M0的源极连接接地端gnd；所述第一电阻R0连接在接地端gnd与所述第二电流镜的输出端out2之间，所述第二电阻R2连接在接地端gnd与所述第一电流镜的输出端out1之间；所述第一电流镜和所述第二电流镜均用于捕获所述待测N型FinFET管M0发生单粒子效应后产生的瞬态电流。2.根据权利要求1所述的FinFET单管单粒子瞬态效应的测试电路，其特征在于，所述第一电流镜包括第一P型FinFET管M1和第二P型FinFET管M2，所述第二电流镜包括第三P型FinFET管M3和第四P型FinFET管M4，其中，所述第一P型FinFET管M1的源极、所述第二P型FinFET管M2的源极、所述第三P型FinFET管M3的源极和所述第四P型FinFET管...

【专利技术属性】
技术研发人员：张春福，张泽阳，成亚楠，陈大正，郭云峰，张进成，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：