外延结构、P型晶体管、集成电路以及电源管理芯片制造技术

本发明专利技术公开了一种外延结构、P型晶体管、集成电路以及电源管理芯片，其中外延结构包括基体以及在基体上形成的垂直堆叠结构，所述垂直堆叠结构包括依次层叠的第一P型区、P型沟道区以及第二P型区，所述第二P型区的一侧表面与所述基体的一侧表面接触；通过上述垂直堆叠的第一P型区、P型沟道区以及第二P型区的外延结构中，P型沟道区可以在不受光刻工艺的限制下，将沟道长度锐减至纳米范围。此外还可以通过调节P型沟道区掺杂浓度，实现对具有上述外延结构的常关型P型晶体管阈值电压的自由调控。的常关型P型晶体管阈值电压的自由调控。的常关型P型晶体管阈值电压的自由调控。

【技术实现步骤摘要】
外延结构、P型晶体管、集成电路以及电源管理芯片


[0001]本专利技术涉及半导体器件
，特别是涉及一种外延结构、P型晶体管以及、集成电路和应用以及电源管理芯片。

技术介绍

[0002]氮化镓(GaN)材料由于比传统硅材料更大的禁带宽度，使它具有非常细窄的耗尽区，从而可以开发出载流子浓度非常高的器件结构，对于开发下一代高频高压电子电力器件领域展现出了广阔的应用前景。然而随着氮化镓功率器件技术不断发展，电源系统中的硅基外围电路(如驱动、感应以及控制电路等)开始限制氮化镓功率器件潜能的发挥。一方面，通过封装实现硅基外围电路和氮化镓功率器件的异质集成需要金属线互联，而导致互联寄生电感的产生，引起电路不稳定。比如在驱动电路中，栅极和源极之间的寄生电感L
GS
在较大的电流变化时会引起栅压震荡，开关瞬态过程中可能导致误导通。随着电源系统工作频率增高，寄生效应也愈发显著。另一方面，尽管通过异质单片集成工艺可以尽量降低寄生参数，但除却异质工艺兼容性有限、工艺复杂度高和成本提升等问题外，依然难以摆脱外围电路硅器件的限制。硅器件本身有限的热稳定性限制了氮化镓功率器件在高温工作状态下发挥优异性能；此外由于抗辐照性能较差，硅器件也成为了限制开关电源在辐照环境中应用。为了突破现有硅基外围电路带来的限制，充分释放氮化镓功率器件和电源系统的潜力，全氮化镓单芯片功率集成电路是重要发展方向和前沿研究热点。作为互补型逻辑电路的必需元器件，氮化镓基P型晶体管器件是实现功率集成电路的关键。此外，P型晶体管器件也可以拓展功率器件平台功能，以提高氮化镓功率器件的性能。
[0003]然而，传统商用硅衬底氮化镓平台上的P型晶体管器件面临着常关型操作和合理的导通电流难以兼得的问题。因此需要新的阈值调控技术来实现P型晶体管器件常关型操作，突破有限的阈值电压调控能力和沟道导通电阻退化的问题，以实现P型晶体管器件在P型栅高电子迁移率晶体管(HEMT)功率平台发挥出最大的潜能。

技术实现思路

[0004]基于此，为了提高对常关型器件的阈值电压调控能力以及降低器件导通电阻，有必要提供一种外延结构、P型晶体管以及、集成电路和应用以及电源管理芯片。
[0005]本专利技术提供一种外延结构，包括基体以及在基体上形成的垂直堆叠结构，所述垂直堆叠结构包括依次层叠的第一P型区、P型沟道区以及第二P型区，所述第一P型区的一侧表面与所述基体的一侧表面接触；
[0006]其中，所述第一P型区包括至少一层第一P型层，所述P型沟道区包括至少一层P型沟道层，所述第二P型区包括至少一层第二P型层。
[0007]在其中一个实施例中，所述第一P型层以及所述第二P型层中掺杂元素各自独立地选自镁以及氧中的至少一种，所述P型沟道层中掺杂元素选自硅、锗、铁、碳以及氧中的至少一种；和/或
[0008]所述第一P型层的掺杂浓度为10
12
cm
‑3～10
22
cm
‑3，所述P型沟道层的掺杂浓度为0～10
22
cm
‑3，所述第二P型层的掺杂浓度为10
12
cm
‑3～10
22
cm
‑3；和/或
[0009]所述第一P型层的主体材料与所述第二P型层的主体材料各自独立地选自氮化镓、氮化铝镓、铟镓氮、氮化铝铟镓、氮化铝、铟铝镓氮、氧化锌、氧化铟、氧化亚锡、氧化锡、氧化铜以及氧化镍中的至少一种，所述P型沟道层的主体材料选自氮化镓、氮化铝镓、氮化铝、铟镓氮以及铟铝镓氮中的至少一种。
[0010]在其中一个实施例中，所述基体包括依次层叠的衬底、应力缓冲层、沟道层以及势垒层，所述势垒层的一侧表面与所述第一P型区的一侧表面接触。
[0011]在其中一个实施例中，通过引入自发极化和压电极化中的至少一种的形成方法在所述势垒层与所述沟道层之间形成二维电子气。
[0012]本专利技术还提供一种P型晶体管，包括栅介质层、第一栅极、第一电极、第二电极以及如上述的外延结构，所述第一电极与所述第二电极中一个为第一源极，另一个为第一漏极；
[0013]其中，所述栅介质层与所述外延结构中的所述第一P型区、所述P型沟道区以及所述第二P型区接触，所述第一栅极与所述栅介质层接触；
[0014]所述第一电极与所述第一P型区接触，所述第二电极与所述第二P型区接触。
[0015]在其中一个实施例中，还包括第三电极，所述第三电极的材料与所述P型沟道区的材料形成欧姆接触或肖特基接触。
[0016]本专利技术还进一步地提供一种集成电路，包括如上述的P型晶体管。
[0017]在其中一个实施例中，还包括N型晶体管，其中，所述P型晶体管的基体与所述N型晶体管的基体为同一基体，所述N型晶体管还包括第三P型区，所述第三P型区设置于所述基体之上，所述第三P型区的厚度、掺杂浓度、主体材料以及掺杂元素与所述第一P型区相同。
[0018]在其中一个实施例中，所述N型晶体管还包括第二源极、第二漏极以及第二栅极，其中所述第二栅极与所述第三P型区接触，所述第二源极与所述基体接触，所述第二漏极与所述基体接触。
[0019]更进一步地，本专利技术提供一种电源管理芯片包括如上述的P型晶体管。
[0020]通过上述垂直堆叠的第一P型区、P型沟道区以及第二P型区的外延结构中，P型沟道区可以在不受光刻工艺的限制下，将沟道长度锐减至纳米范围。此外还可以通过调节P型沟道区掺杂浓度，实现对具有上述外延结构的常关型P型晶体管阈值电压的自由调控。
[0021]进一步地，具有上述外延结构的晶体管结构的栅极沟道宽度由P型沟道区厚度决定。在不需要高成本以及低效率的电子束光刻工艺的情况下可以通过外延厚度将沟道宽度控制至几十纳米，极大地降低沟道导通电阻。另外，相比于传统的平面型P型晶体管器件结构，垂直型P型晶体管器件侧壁受到方向性刻蚀轰击较小，引入的缺陷更少，P型沟道区可以实现更好的导通特性。
附图说明
[0022]图1为本专利技术的外延结构的截面结构示意图；
[0023]图2为本专利技术一实施方式的P型晶体管的截面结构示意图；
[0024]图3为本专利技术一实施方式的P型晶体管的截面结构示意图；
[0025]图4为本专利技术集成的P型晶体管与N型晶体管的截面结构示意图；
[0026]图5为本专利技术实施例1提供的P型晶体管的转移输出特征曲线；
[0027]附图说明：10：外延结构，110：基体，111：衬底，112：应力缓冲层，113：沟道层，114：势垒层，115：二维电子气，120：第一P型区，130：P型沟道区，140：第二P型区，20：P型晶体管，150：栅介质层，160：第一栅极，170：第一电极，180：第二电极，190：第三电极，30：集成的P型晶体管与N型晶体管，210：第三P型区，220：第一N型区，230：第二栅极，240：第二源极，250：第二漏极。
具体实施方式
[0028]为了便于理解本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种外延结构，其特征在于，包括基体以及在基体上形成的垂直堆叠结构，所述垂直堆叠结构包括依次层叠的第一P型区、P型沟道区以及第二P型区，所述第一P型区的一侧表面与所述基体的一侧表面接触；其中，所述第一P型区包括至少一层第一P型层，所述P型沟道区包括至少一层P型沟道层，所述第二P型区包括至少一层第二P型层。2.如权利要求1所述的外延结构，其特征在于，所述第一P型层以及所述第二P型层中掺杂元素各自独立地选自镁以及氧中的至少一种，所述P型沟道层中掺杂元素选自硅、锗、铁、碳以及氧中的至少一种；和/或所述第一P型层的掺杂浓度为10
12
cm
‑3～10
22
cm
‑3，所述P型沟道层的掺杂浓度为0～10
22
cm
‑3，所述第二P型层的掺杂浓度为10
12
cm
‑3～10
22
cm
‑3；和/或所述第一P型层的主体材料与所述第二P型层的主体材料各自独立地选自氮化镓、氮化铝镓、铟镓氮、氮化铝铟镓、氮化铝、铟铝镓氮、氧化锌、氧化铟、氧化亚锡、氧化锡、氧化铜以及氧化镍中的至少一种，所述P型沟道层的主体材料选自氮化镓、氮化铝镓、氮化铝、铟镓氮以及铟铝镓氮中的至少一种。3.如权利要求1或2所述的外延结构，其特征在于，所述基体包括依次层叠的衬底、应力缓冲层、沟道层以及势垒层，所述势垒层的...

【专利技术属性】
技术研发人员：化梦媛，陈俊廷，
申请(专利权)人：南方科技大学，
类型：发明
国别省市：