一种SONOS型FinFET器件结构及工艺集成方法技术

本发明专利技术涉及微电子集成电路技术领域，具体涉及一种SONOS型FinFET器件结构及工艺集成方法，该结构由一个pMOS选择管和两个SONOS型pFLASH管1A、1B组成；pMOS选择管位于两个pFLASH管1A、1B的中部；其中pFLASH管1A的源端、1B的漏端分别与pMOS选择管相连接，其中SONOS型pFLASH管1A、1B与pMOS选择管共用阱；SONOS型pFLASH管中氧化物

【技术实现步骤摘要】
一种SONOS型FinFET器件结构及工艺集成方法


[0001]本专利技术涉及微电子集成电路
，具体涉及一种SONOS型FinFET器件结构及工艺集成方法。

技术介绍

[0002]FLASH型存储器通过向存储单元中注入或释放电子进行数据存储，相比于易失性存储器，具有单元面积小、抗单粒子辐射能力强等优点，同时相比于新型非易失性存储器，具有与CMOS工艺兼容、工艺成熟度高等优点。按存储电荷机理分类，FLASH器件类型主要包括浮栅型和SONOS型，前者因受到工艺技术微缩限制，难以向65nm及以下节点发展；相比于前者，后者不仅具有工艺技术节点小，而且拥有抗辐射性能强、可靠性高、集成密度高等优势。
[0003]随着集成电路制造工艺节点尺寸逐渐减小，因为短沟道效应的影响，22nm以下技术节点的平面型金属氧化物半导体晶体管（MOSFET）会形成较严重的泄漏电流，FinFET工艺通过制造鳍片形状栅增加了沟道环绕面积，加强了栅对沟道的控制，不仅缓解了短沟道效应，还达到了增强电路控制、减少漏电流和缩短栅极长度的目的。因此，结合SONOS工艺和FinFET工艺对制备低功耗、高密度、高可靠性存储器具有重要意义。
[0004]本专利技术为解决SONOS型存储器尺寸微缩过程中栅极对沟道电流控制作用减弱的问题，提出一种SONOS型nFinFET器件结构及工艺集成方法，可以实现低功耗、高密度、高可靠性存储器制备。

技术实现思路

[0005]针对现有技术的不足，本专利技术提供了一种SONOS型FinFET器件结构及工艺集成方法，该工艺集成方法能有效结合SONOS工艺和FinFET工艺的特点，实现低功耗、高密度、高可靠存储器的制备。
[0006]本专利技术通过以下技术方案予以实现：一种SONOS型FinFET器件结构，该结构由一个pMOS选择管和两个SONOS型pFLASH管1A、1B组成；pMOS选择管位于两个pFLASH管1A、1B的中部；其中pFLASH管1A的源端、1B的漏端分别与pMOS选择管相连接，其中SONOS型pFLASH管1A、1B与pMOS选择管共用阱；SONOS型pFLASH管中氧化物
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氮化物
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氧化物ONO介质层位于硅鳍Si Fin的两侧和顶部；pMOS选择管中栅氧化层位于硅鳍Si Fin的两侧和顶部；多晶硅层位于SONOS型pFLASH管中ONO介质层和pMOS选择管中栅氧化层的两侧和顶部；通过腐蚀形成金属连接口，并通过铝沉积和刻蚀形成第一层金属连接层。
[0007]优选的，该结构除pFLASH管1A的源端、1B的漏端以外的端口还包括SONOS型pFLASH管1A的漏端、SONOS型pFLASH管1B的源端、pFLASH管1A、1B的栅端和pMOS选择管的栅端。
[0008]优选的，所述SONOS型FinFET器件工作原理如下：通过在pFLASH管1A的栅端和pMOS选择管的栅端施加负电位，以实现pFLASH管1A和
pMOS选择管的导通，从而实现pFLASH管1A的漏端电位传输至pFLASH管1B的漏端，在pFLASH管1B的栅端施加正电位，最终实现电子从pFLASH管1B的漏端至ONO介质层的隧穿，达到对pFLASH管1B编程的目的，在pFLASH管1B编程过程中，除pFLASH管1A的栅端、pMOS选择管的栅端、pFLASH管1A的漏端、pFLASH管1B的栅端以外的端口接地；通过在pFLASH管1B的栅端和pMOS选择管的栅端施加负电位，以实现pFLASH管1B和pMOS选择管的导通，在pFLASH管1A的栅端施加正电位，最终实现电子从pFLASH管1A的漏端至ONO介质层的隧穿，达到对pFLASH管1A编程的目的，在pFLASH管1A编程过程中，除pFLASH管1B的栅端、pMOS选择管的栅端、pFLASH管1A的栅端、pFLASH管1A的漏端以外的端口接地；通过在pFLASH管1A、1B的栅端施加负电位和pMOS选择管的栅端施加正电位，以实现pFLASH管1A、1B中ONO介质层的电子释放，达到对pFLASH管1A、1B擦除的目的，在pFLASH管1A、1B擦除过程中，除pFLASH管1A、1B的栅端、pMOS选择管的栅端以外的端口接地；通过在pFLASH管1A、1B的栅端施加编程和擦除阈值间的电位和pMOS选择管的栅端施加负电位，以实现pFLASH管1A、1B和pMOS选择管的导通，在pFLASH管1A的漏端施加负电位，最终实现电子从pFLASH管1A的漏端至pFLASH管1B的源端导通，通过改变pFLASH管1A、1B中ONO介质层的电荷量，达到控制SONOS型FinFET器件输出电流的目的，在SONOS型FinFET器件工作过程中，除pFLASH管1A、1B的栅端、pMOS选择管的栅端、pFLASH管1A的漏端以外的端口接地。
[0009]本专利技术还提供了如下技术方案：一种SONOS型FinFET器件结构的工艺集成方法，包括如下步骤：步骤一：提供SOI晶片衬底，其结构包括二氧化硅埋层和顶部硅层；步骤二：通过淀积工艺依次形成氧化物层和氮化物层，并通过曝光和显影使旋涂于氮化物表面的抗刻蚀层形成条状图案；步骤三：采用干法刻蚀至二氧化硅埋层，形成硅鳍Si Fin；步骤四：采用低温热氧化掺氮（N）工艺法生长一层氧化物，并采用多晶硅沉积工艺制备多晶硅层；步骤五：通过干法或湿法刻蚀依次去除形成pMOS选择管的栅极，采用低温热氧化掺氮（N）工艺法制备SONOS型pFLASH管1A、1B中ONO介质层的底层氧化物，温度范围为700℃~850℃，并采用N2O或NO进行退火；步骤六：在SONOS型pFLASH管1A、1B中ONO介质层的底层氧化物上方进行氮化物沉积，厚度为40
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~100
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；步骤七：采用HTO工艺法制备SONOS型pFLASH管1A、1B中ONO介质层的顶层氧化物，温度范围为700℃~800℃；步骤八：采用多晶硅沉积工艺法制备SONOS型pFLASH管1A、1B的栅极多晶硅层，工艺温度为：500℃~700℃，多晶硅层的厚度为1000
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~3000
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；步骤九：通过干法或湿法刻蚀，从上至下依次去除多晶硅层、顶部氧化物层、氮化物层、底部氧化物层，刻蚀步骤停止在pMOS选择管的多晶硅层的上方；步骤十：在SONOS型pFLASH管1A、1B的栅极和pMOS选择管的栅极淀积SiO2和Si3N4，通过刻蚀形成栅极侧墙；步骤十一：采用外延生长技术进行源漏区外延层生长，并进行源漏掺杂，形成
SONOS型pFLASH管1A的漏端、pFLASH管1B的源端；步骤十二：采用salicide工艺法将SONOS型pFLASH管1A的漏端、pFLASH管1B的源端、pFLASH管1A、1B的栅端和pMOS选择管的栅端表面层转变成金属硅化物层；步骤十三：通过化学气相沉积形成一层硼磷硅玻璃层，定位栅极第一层金属连接口位置，通过腐蚀形成通孔；步骤十四：采用化学气相沉积形成一层铝层，通过腐蚀多余区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SONOS型FinFET器件结构，其特征在于，该结构由一个pMOS选择管和两个SONOS型pFLASH管1A、1B组成；pMOS选择管位于两个pFLASH管1A、1B的中部；其中pFLASH管1A的源端、1B的漏端分别与pMOS选择管相连接，其中SONOS型pFLASH管1A、1B与pMOS选择管共用阱；SONOS型pFLASH管中氧化物
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氮化物
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氧化物ONO介质层位于硅鳍Si Fin的两侧和顶部；pMOS选择管中栅氧化层位于硅鳍Si Fin的两侧和顶部；多晶硅层位于SONOS型pFLASH管中ONO介质层和pMOS选择管中栅氧化层的两侧和顶部；通过腐蚀形成金属连接口，并通过铝沉积和刻蚀形成第一层金属连接层。2.根据权利要求1所述的一种SONOS型FinFET器件结构，其特征在于，该结构除pFLASH管1A的源端、1B的漏端以外的端口还包括SONOS型pFLASH管1A的漏端、SONOS型pFLASH管1B的源端、pFLASH管1A、1B的栅端和pMOS选择管的栅端。3.根据权利要求1所述的一种SONOS型FinFET器件结构，其特征在于，所述SONOS型FinFET器件工作原理如下：通过在pFLASH管1A的栅端和pMOS选择管的栅端施加负电位，以实现pFLASH管1A和pMOS选择管的导通，从而实现pFLASH管1A的漏端电位传输至pFLASH管1B的漏端，在pFLASH管1B的栅端施加正电位，最终实现电子从pFLASH管1B的漏端至ONO介质层的隧穿，达到对pFLASH管1B编程的目的，在pFLASH管1B编程过程中，除pFLASH管1A的栅端、pMOS选择管的栅端、pFLASH管1A的漏端、pFLASH管1B的栅端以外的端口接地；通过在pFLASH管1B的栅端和pMOS选择管的栅端施加负电位，以实现pFLASH管1B和pMOS选择管的导通，在pFLASH管1A的栅端施加正电位，最终实现电子从pFLASH管1A的漏端至ONO介质层的隧穿，达到对pFLASH管1A编程的目的，在pFLASH管1A编程过程中，除pFLASH管1B的栅端、pMOS选择管的栅端、pFLASH管1A的栅端、pFLASH管1A的漏端以外的端口接地；通过在pFLASH管1A、1B的栅端施加负电位和pMOS选择管的栅端施加正电位，以实现pFLASH管1A、1B中ONO介质层的电子释放，达到对pFLASH管1A、1B擦除的目的，在pFLASH管1A、1B擦除过程中，除pFLASH管1A、1B的栅端、pMOS选择管的栅端以外的端口接地；通过在pFLASH管1A、1B的栅端施加编程和擦除阈值间的电位和pMOS选择管的栅端施加负电位，以实现pFLASH管1A、1B和pMOS选择管的导通，在pFLASH管1...

【专利技术属性】
技术研发人员：魏轶聃，刘国柱，赵伟，魏敬和，魏应强，许磊，隋志远，刘美杰，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：