半导体装置和半导体装置的制造方法制造方法及图纸

本公开涉及一种半导体装置和半导体装置的制造方法。一种半导体装置包括：栅极叠层，该栅极叠层具有彼此交替层叠的导电层和绝缘层；第一沟道图案，该第一沟道图案穿过栅极叠层；第二沟道图案，该第二沟道图案联接到第一沟道图案并且，该第二沟道图案突出到栅极叠层的顶表面上方；绝缘芯，该绝缘芯形成在第一沟道图案中，该绝缘芯延伸到第二沟道图案中；栅极衬垫，该栅极衬垫具有围绕栅极叠层的顶表面的第一部分和围绕第二沟道图案的侧壁的一部分的第二部分；以及屏障图案，该屏障图案联接到栅极衬垫，该屏障图案围绕第二沟道图案的侧壁的其余部分。其余部分。其余部分。

Semiconductor device and manufacturing method of semiconductor device

【技术实现步骤摘要】
半导体装置和半导体装置的制造方法


[0001]本专利技术的各种实施方式总体上涉及一种电子装置，更具体地，涉及一种半导体装置和制造该半导体装置的方法。

技术介绍

[0002]半导体装置的集成密度的程度可以主要由单位存储器单元的面积决定。然而，近来，在基板上以单层形成存储器单元的半导体装置的集成密度的增加已经受到限制。因此，已经提出了在基板上层叠存储器单元的三维半导体装置。此外，为了提高这些三维半导体装置的操作可靠性，已经开发了各种结构和制造方法。

技术实现思路

[0003]根据一个实施方式，一种半导体装置可以包括：栅极叠层，该栅极叠层具有彼此交替层叠的导电层和绝缘层；沟道层，该沟道层穿过栅极叠层，该沟道层突出超过栅极叠层的顶表面；栅极衬垫，该栅极衬垫具有围绕栅极叠层的顶表面的第一部分和从第一部分突出并且围绕各个(respective)沟道层的第二部分；以及隔离绝缘层，该隔离绝缘层形成在栅极叠层上并且穿过栅极衬垫的第一部分，其中，第二部分当中的至少一个第二部分比第一部分更远地突出到隔离绝缘层中。
[0004]根据一个实施方式，一种半导体装置可以包括：栅极叠层，该栅极叠层具有彼此交替层叠的导电层和绝缘层；第一沟道图案，该第一沟道图案穿过栅极叠层；第二沟道图案，该第二沟道图案联接到第一沟道图案，该第二沟道图案突出到栅极叠层的顶表面上方；绝缘芯，该绝缘芯形成在第一沟道图案中，该绝缘芯延伸到第二沟道图案中；栅极衬垫，该栅极衬垫具有围绕栅极叠层的顶表面的第一部分和围绕第二沟道图案的侧壁的一部分的第二部分；以及屏障图案，该屏障图案联接到栅极衬垫，该屏障图案围绕第二沟道图案的侧壁的其余部分。
[0005]根据一个实施方式，一种制造半导体装置的方法可以包括以下步骤：形成层叠结构，该层叠结构具有彼此交替层叠的第一材料层和第二材料层；形成初步沟道结构，该初步沟道结构具有第一沟道图案和绝缘芯，第一沟道图案穿过层叠结构，绝缘芯具有位于第一沟道图案中的第一部分和联接到第一部分的第二部分，第二部分突出到层叠结构的顶表面上方；形成围绕绝缘芯的沟道结构，该沟道结构包括联接到第一沟道图案的第二沟道图案；形成栅极衬垫，该栅极衬垫具有围绕层叠结构的顶表面的第一部分和围绕第二沟道图案的第二部分；在栅极衬垫上形成间隙填充绝缘层；以及形成穿过间隙填充绝缘层和栅极衬垫的第一部分的隔离绝缘层。
附图说明
[0006]图1A至图1E是示出根据本公开的一个实施方式的半导体装置的结构的图；
[0007]图2A至图2N是示出根据本公开的一个实施方式的半导体装置的结构的图；
[0008]图3是示出根据本公开的一个实施方式的半导体装置的布局图；
[0009]图4A、图5A、图6A、图7A、图8A、图4B、图5B、图6B、图7B、图8B和图8C是示出根据本公开的一个实施方式的制造半导体装置的方法的图；
[0010]图9是示出根据本公开的一个实施方式的存储器系统的图；
[0011]图10是示出根据本公开的一个实施方式的存储器系统的图；
[0012]图11是示出根据本公开的一个实施方式的存储器系统的图；
[0013]图12是示出根据本公开的一个实施方式的存储器系统的图；以及
[0014]图13是示出根据本公开的一个实施方式的存储器系统的图。
具体实施方式
[0015]对根据本说明书中公开的构思的实施方式的示例的特定结构描述或功能描述进行的说明仅用于描述根据构思的实施方式的示例，并且根据构思的实施方式的示例可以通过各种形式来实现，但是该描述不限于本说明书中描述的实施方式的示例。
[0016]在以下实施方式的描述中，术语“预设”和“预定”是指当参数用于工艺或算法中时，参数的数值被预先确定。根据一个实施方式，可以在工艺或算法开始时设置参数的数值，或者可以在执行工艺或算法期间设置参数的数值。
[0017]用于区分各种组件的诸如“第一”和“第二”的术语不限制组件。例如，第一组件可以被命名为第二组件，相对地，第二组件可以被命名为第一组件。
[0018]当描述一个组件“联接”或“连接”到另一个组件时，应当理解，该一个组件可以直接联接或连接到该另一个组件，或可以通过借助于又一个组件而联接或连接到该另一个组件。另一方面，“直接联接”或“直接连接”的描述应当理解为表示一个组件直接联接或连接到另一个组件，而无需又一个组件的介入。
[0019]各种实施方式涉及一种具有稳定的结构和改进的特性的半导体装置，以及制造该半导体装置的方法。
[0020]图1A至图1E是示出根据本公开的一个实施方式的半导体装置的结构的图。图1A可以是布局图，并且图1B可以是图1A的A
‑
A'截面图。图1C可以是示出栅极衬垫(gate liner)的结构的立体图。图1D和图1E可以是示出屏障图案和栅极衬垫的布局图。
[0021]参照图1A至图1E，半导体装置可以包括栅极叠层GST、沟道结构CH、栅极衬垫GL和隔离绝缘层IL。半导体装置还可以包括屏障图案BP、栅极绝缘衬垫GIL、间隙填充绝缘层17、层间绝缘层18、接触插塞19或其组合。
[0022]栅极叠层GST可以包括彼此交替层叠的导电层11和绝缘层12。导电层11中的每一个可以是存储器单元或选择晶体管的栅极电极。根据一个实施方式，导电层11中的至少一个最低导电层11可以是源极选择线，并且其它导电层11可以是字线。导电层11可以包括导电材料，例如多晶硅、钨、钼或金属。可以将绝缘层12设置成使层叠的导电层11彼此绝缘。绝缘层12可以包括诸如氧化物、氮化物或气隙的绝缘材料。
[0023]沟道结构CH可以穿透栅极叠层GST。在平面图中，参照图1A，沟道结构CH可以在第一方向I和与第一方向I交叉的第二方向II上排布。沟道结构CH可以在第三方向III上延伸。第三方向III可以从由第一方向I和第二方向II限定的平面突出。根据一个实施方式，第三方向III可以是导电层11和绝缘层12彼此交替层叠所沿的方向。
[0024]沟道结构CH中的每一个可以包括沟道层14。沟道层14可以穿过栅极叠层GST并且突出到栅极叠层GST的顶表面上方。沟道层14可以包括半导体材料，例如硅或锗，或者纳米结构。
[0025]沟道层14可以包括第一沟道图案14_1和联接到第一沟道图案14_1的第二沟道图案14_2。第一沟道图案14_1可以穿透栅极叠层GST。第二沟道图案14_2可以突出到栅极叠层GST的顶表面上方。第二沟道图案14_2的侧壁可以是不平坦的。第一沟道图案14_1和第二沟道图案14_2可以彼此直接接触。在第一沟道图案14_1和第二沟道图案14_2之间可以存在界面。
[0026]沟道结构CH中的每一个还可以包括存储器层13。存储器层13可以插置在沟道层14和导电层11之间。根据一个实施方式，存储器层13可以围绕第一沟道图案14_1的侧壁，并且可以插置在第一沟道图案14_1和栅极叠层GST之间。存储器层13可以包括隧穿层13C、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，所述半导体装置包括：栅极叠层，所述栅极叠层具有彼此交替层叠的导电层和绝缘层；沟道层，所述沟道层穿过所述栅极叠层，所述沟道层突出超过所述栅极叠层的顶表面；栅极衬垫，所述栅极衬垫具有围绕所述栅极叠层的顶表面的第一部分和从所述第一部分突出并且围绕各个沟道层的第二部分；以及隔离绝缘层，所述隔离绝缘层形成在所述栅极叠层上并且穿过所述栅极衬垫的所述第一部分，其中，所述第二部分当中的至少一个第二部分比所述第一部分更远地突出到所述隔离绝缘层中。2.根据权利要求1所述的半导体装置，其中，所述至少一个第二部分邻近所述隔离绝缘层，并且所述隔离绝缘层围绕所述至少一个第二部分的侧壁的一部分。3.根据权利要求1所述的半导体装置，其中，所述沟道层中的每一个包括：第一沟道图案，所述第一沟道图案穿过所述栅极叠层；以及第二沟道图案，所述第二沟道图案联接到所述第一沟道图案，所述第二沟道图案突出到所述栅极叠层的顶表面上方。4.根据权利要求3所述的半导体装置，其中，所述栅极衬垫围绕所述第二沟道图案的侧壁。5.根据权利要求3所述的半导体装置，所述半导体装置还包括绝缘芯，所述绝缘芯具有形成在所述第一沟道图案中的第一部分和形成在所述第二沟道图案中的第二部分，其中，所述第二部分比所述第一部分具有更小的宽度。6.根据权利要求1所述的半导体装置，所述半导体装置还包括插置在所述栅极衬垫和所述沟道层之间并且插置在所述栅极衬垫和所述栅极叠层之间的栅极绝缘衬垫。7.根据权利要求6所述的半导体装置，其中，所述隔离绝缘层穿过所述栅极绝缘衬垫。8.根据权利要求1所述的半导体装置，其中，所述隔离绝缘图案的侧壁包括分别围绕所述第二部分的凹陷部分，以及在所述第二部分之间突出的突出部分。9.一种半导体装置，所述半导体装置包括：栅极叠层，所述栅极叠层具有彼此交替层叠的导电层和绝缘层；第一沟道图案，所述第一沟道图案穿过所述栅极叠层；第二沟道图案，所述第二沟道图案联接到所述第一沟道图案，所述第二沟道图案突出到所述栅极叠层的顶表面上方；绝缘芯，所述绝缘芯形成在所述第一沟道图案中，所述绝缘芯延伸到所述第二沟道图案中；栅极衬垫，所述栅极衬垫具有围绕所述栅极叠层的顶表面的第一部分和围绕所述第二沟道图案的侧壁的一部分的第二部分；以及屏障图案，所述屏障图案联接到所述栅极衬垫，所述屏障图案围绕所述第二沟道图案的侧壁的其余部分。10.根据权利要求9所述的半导体装置，其中，所述绝缘芯的形成在所述第二沟道图案中的部分比所述绝缘芯的形成在所述第一沟道图案中的部分具有更小的宽度。11.根据权利要求9所述的半导体装置，所述半导体装置还包括形成在所述栅极叠层上
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【专利技术属性】
技术研发人员：李起洪，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：