半导体存储器结构及制备方法技术

本申请公开一种半导体存储器结构及制备方法，能够减小位线栅极的电荷造成半导体存储器结构电性毁损的几率。所述半导体存储器结构的制备方法包括以下步骤：提供衬底，所述衬底表面形成有多个接触窗，所述接触窗内形成有堆叠结构，且所述堆叠结构的上表面高于所述衬底的上表面；对所述堆叠结构的侧壁表面进行氮化处理；在所述堆叠结构的侧壁表面形成第一侧墙；对所述第一侧墙进行氧化处理。对所述第一侧墙进行氧化处理。对所述第一侧墙进行氧化处理。

【技术实现步骤摘要】
半导体存储器结构及制备方法


[0001]本申请涉及半导体存储器结构领域，具体涉及半导体存储器结构及制备方法。

技术介绍

[0002]在半导体存储器结构中，具有位线结构以及位线栅极，所述位线结构将位于同一行的位线栅极串接起来，从而实现存储功能。现有技术中，在使用所述半导体存储器结构时，所述位线栅极的侧壁表面会形成绝缘层隔绝电荷，但现有技术中形成的绝缘层容易具有均匀性的问题，并且需要形成很厚的绝缘层来达到一定的绝缘效果，因此亟需提出一种新的半导体存储器结构，来克服上述问题。

技术实现思路

[0003]鉴于此，本申请提供一种半导体存储器结构及制备方法，能够提高位线栅极的绝缘层的均匀性，并且可以减薄所述绝缘层的厚度。
[0004]本申请提供了一种半导体存储器结构的制备方法，包括以下步骤：提供衬底，所述衬底表面形成有多个接触窗，所述接触窗内形成有堆叠结构，且所述堆叠结构的上表面高于所述衬底的上表面；对所述堆叠结构的侧壁表面进行氮化处理；在所述堆叠结构的侧壁表面形成第一侧墙；对所述第一侧墙进行氧化处理。
[0005]可选的，对所述堆叠结构的侧壁表面进行氮化处理前，至少包括以下步骤：在所述堆叠结构的侧壁表面形成第二侧墙。
[0006]可选的，所述在所述堆叠结构的侧壁表面形成第二侧墙的方法，至少包括以下步骤：在所述堆叠结构的侧壁表面至少形成一个子侧墙。
[0007]可选的，所述对所述堆叠结构的侧壁表面进行氮化处理的方法，至少包括以下步骤：在所述堆叠结构的侧壁表面至少形成一个子侧墙前，对所述堆叠结构表面进行所述氮化处理。
[0008]可选的，所述对所述堆叠结构的侧壁表面进行氮化处理的方法，至少包括以下步骤：对最外层的子侧墙进行氮化处理。
[0009]可选的，所述子侧墙包括硅层、氧化硅层中的至少一种。
[0010]可选的，采用选择性外延生长的方法制备所述第一侧墙。
[0011]可选的，所述氮化处理包括等离子体氮化处理，所述等离子体氮化处理的氮化深度为0.5nm～2nm。
[0012]可选的，进行所述等离子体氮化处理时的工作温度为500℃至600℃。
[0013]可选的，所述第一侧墙包括氮化硅层。
[0014]本申请提供了一种半导体存储器结构，包括：衬底；位于所述衬底表面的接触窗，所述接触窗暴露所述衬底内部；位于所述接触窗内，并突出于所述衬底上表面的堆叠结构；位于所述堆叠结构的侧壁表面的第二侧墙，所述第二侧墙至少包括：第一子侧墙，位于所述堆叠结构的侧壁表面；氮化子侧墙，位于所述第一子侧墙的表面，且所述的氮化子侧墙是藉
由所述第一子侧墙通过氮化处理得到；位于所述氮化子侧墙表面的第一侧墙，且所述第一侧墙至少包括：第三子侧墙，位于所述氮化子侧墙的表面；第四子侧墙，位于所述第三子侧墙的表面，且所述第四子侧墙是藉由所述第三子侧墙通过氧化处理得到。
[0015]可选的，所述第一子侧墙与第三子侧墙的组成成分相同。
[0016]可选的，氮化子侧墙部分不连续。
[0017]可选的，所述氮化子侧墙的厚度为所述第一子侧墙的厚度的五分之一至三分之一。
[0018]可选的，所述衬底内部形成有多个隔离结构以及多个有源区，且各个有源区以所述隔离结构分隔开来。
[0019]可选的，所述堆叠结构以及所述第一侧墙和第二侧墙均形成于所述隔离结构上方；和/或：所述第一侧墙和第二侧墙越靠近所述隔离结构的边缘，底部伸入至所述隔离结构内部越深。
[0020]可选的，所述第一子侧墙包括硅层、氮化硅层中的至少一种，所述第三子侧墙包括氮化硅层。
[0021]可选的，所述第一侧墙部分位于所述隔离结构上方，部分位于所述有源区上方。
[0022]可选的，所述第二侧墙还包括第二子侧墙，形成于所述第一子侧墙的侧壁表面，且所述氮化子侧墙形成于所述第二子侧墙表面，为所述第二子侧墙氮化形成，且所述第二子侧墙部分位于所述隔离结构上方，部分位于所述有源区上方。
[0023]本申请的所述半导体存储器结构及其制备方法对所述堆叠结构的侧壁表面的第一侧墙进行氧化处理，因此至少能够增强第一侧墙的绝缘强度，在使用所述半导体存储器结构时，所述堆叠结构内的电荷变化可以被所述第一侧墙隔绝，因此可以有效防止电荷逸出造成的半导体存储器结构击穿，减少发生电性毁损的可能。并且，对所述堆叠结构的侧壁表面的氮化处理可以提高后续形成在所述堆叠结构侧壁表面的膜层的均匀性，并且可以降低所需的第一侧墙的厚度，并具有足够的电荷阻挡功能。
附图说明
[0024]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0025]图1为本申请一实施例中所述半导体存储器结构的制备方法的步骤流程示意图。
[0026]图2至图5为本申请一实施例中所述半导体存储器结构的制备方法的各步骤对应的半导体存储器结构的结构示意图。
[0027]图6为本申请一实施例中所述半导体存储器结构的结构示意图。
[0028]图7至图10为本申请另一实施例中所述半导体存储器结构的制备方法的各步骤对应的半导体存储器结构的结构示意图。
[0029]图11为本申请一实施例中所述半导体存储器结构的结构示意图。
具体实施方式
[0030]以下结合附图以及实施例，对所述半导体存储器结构及其制备方法作进一步的说明。
[0031]请参阅图1至图5，其中图1为本申请一实施例中所述半导体存储器结构的制备方法的步骤流程示意图，图2至图5为本申请一实施例中所述半导体存储器结构的制备方法的各步骤对应的半导体存储器结构的结构示意图。
[0032]在该实施例中，所述半导体存储器结构的制备方法包括以下步骤：步骤S1：提供衬底101，所述衬底101表面形成有多个接触窗，所述接触窗内形成有堆叠结构132a，且所述堆叠结构132a的上表面高于所述衬底101的上表面；步骤S2：对所述堆叠结构132a的侧壁表面进行氮化处理；步骤S3：在所述堆叠结构132a的侧壁表面形成第一侧墙161；步骤S4：对所述第一侧墙161进行氧化处理。
[0033]在该实施例中，所述半导体存储器结构的制备方法对所述堆叠结构132a的侧壁表面的第一侧墙进行氧化处理，因此至少能够增强第一侧墙的绝缘强度，在使用所述半导体存储器结构时，所述堆叠结构132a内的电荷变化可以被所述第一侧墙161隔绝，因此可以有效防止电荷逸出造成的半导体存储器结构击穿，减少发生电性毁损的可能。并且，对所述堆叠结构的侧壁表面的氮化处理可以提高后续形成在所述堆叠结构132a侧壁表面的膜层的均匀性，并且可以降低所需的第一侧墙的厚度，并具有足够的电荷阻挡功能。
[0034]请参阅图2，提供了所述衬底101，所述衬底101包括半导体基底。所述半导体基底的材料可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器结构的制备方法，其特征在于，包括以下步骤：提供衬底，所述衬底表面形成有多个接触窗，所述接触窗内形成有堆叠结构，且所述堆叠结构的上表面高于所述衬底的上表面；对所述堆叠结构的侧壁表面进行氮化处理；在所述堆叠结构的侧壁表面形成第一侧墙；对所述第一侧墙进行氧化处理。2.根据权利要求1所述的制备方法，其特征在于，对所述堆叠结构的侧壁表面进行氮化处理前，至少包括以下步骤：在所述堆叠结构的侧壁表面形成第二侧墙。3.根据权利要求1所述的制备方法，其特征在于，所述在所述堆叠结构的侧壁表面形成第二侧墙的方法，至少包括以下步骤：在所述堆叠结构的侧壁表面至少形成一个子侧墙。4.根据权利要求3所述的制备方法，其特征在于，所述对所述堆叠结构的侧壁表面进行氮化处理的方法，至少包括以下步骤：在所述堆叠结构的侧壁表面至少形成一个子侧墙前，对所述堆叠结构表面进行所述氮化处理。5.根据权利要求3所述的制备方法，其特征在于，所述对所述堆叠结构的侧壁表面进行氮化处理的方法，至少包括以下步骤：对最外层的子侧墙进行氮化处理。6.根据权利要求3所述的制备方法，其特征在于，所述子侧墙包括硅层、氧化硅层中的至少一种。7.根据权利要求1所述的制备方法，其特征在于，采用选择性外延生长的方法制备所述第一侧墙。8.根据权利要求1所述的制备方法，其特征在于，所述氮化处理包括等离子体氮化处理，所述等离子体氮化处理的氮化深度为0.5nm～2nm。9.根据权利要求8所述的制备方法，其特征在于，进行所述等离子体氮化处理时的工作温度为500℃至600℃。10.根据权利要求1所述的制备方法，其特征在于，所述第一侧墙包括氮化硅层。11.一种半导体存储器结构，其特征在于，包括：衬底；位于所述衬底表面的接触窗，所述接触窗暴露所述衬底内部；位于所述接触窗内，并突出于所述衬底上表面的堆叠结构；位于所...

【专利技术属性】
技术研发人员：叶长福，陈旋旋，吕佐文，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：