【技术实现步骤摘要】
本专利技术主要涉及中频电路，具体叙述了中频为零赫芝数字式中频电路路。因为要在发射或接收频率上研制具有足够选择性的滤波器，可能在技术上相当困难或者费用很高，所以从历史看，在发射机和接收机中，一直使用中频(IF)装置以完成无线电选择性功能中的较大部份，无线电收发两用机可具有不止一个中频装置。例如，某些接收机使用两个中频装置来恢复发送的信息。这些接收机一般称作为双变频接收机，而可把单个中频的接收机称为单变频接收机。通常把任何带有零赫芝中频的接收机称为直接变频接收机。模拟方法制作的直接变频接收机有许多不利之处，包括由于混频器的不完善的反向隔离而引起的本振(LO)的幅射，从而会降低近处的接收机的接收能力。此外，混频器的非线性效应引起通道内和通道外信号的自混频，产生直流偏移和音频失真，这样就降低了无线电灵敏度性能。另外，在接收调频信号时，直接变频的模拟接收机没有办法把零中频信号进行限幅。这将造成在衰落和其它不利条件下的不可预测的性能。前述的双变频接收机多少能解决一些直接变频中存在的问题。双变频接收机中的附加隔离解决了本振幅射的问题。然而，这一解决是以增加一套附加的混频器和本振以及为达到所需要的隔离采用的窄带滤波器(通常是晶体滤波器)作为代价的。此外，在直流中频装置之前使用的传统中频装置的通带把来的信号限制在一个通道内。因此，由混频器非线性效应引起的自混频产生的信号一般不落在双变频接收机滤波器的通带内。尽管双变频接收机可解决直接变频接收机中的许多问题，(虽然需要增加费用和尺寸)但是双变频接收机也有其它不足之处。如上所述，直接变频的FM接收机不能对零中频信号进行限幅。所以...
【技术保护点】
接收机装置中对要再现的输入信号起作用的数字零中频选择性部分电路，其特点为：用来提供周期性时钟信号的时钟；连接到所述的时钟装置的数字振荡器，用来提供第一和第二数字化离散时间信号，并使第一数字比离散时间信号比第二数字化离散时间信号在相位 上领先９０°；数字正交混频器，用于将输入信号和所述的第一及第二数字化离散时间信号进行混频，以给出中心频率实际上为零赫芝具有选定频带宽度的第一和第二数字化输出信号；以及第一和第二数字滤波器，连接到所述的数字正交混频装置和所述的时钟装置 ，以用来对所述的第一和第二数字化输出信号的频谱进行选择性频带限制，藉此给出第一和第二已滤波的数字化输出信号。
【技术特征摘要】
US 1985-4-4 720,311的细目加以说明，本发明及其进一步的目的和优点可藉助于参考对附图的下述说明而得以理解，在其中的几张图上，同样的参考数字表示了同样的元件。图1是一个数字式零中频选择装置，(特别适用于接收机)的方块图;图2是一个数字式零中频选择性装置，(特别适用于发射机)的方块图;图3是图1和图2的数字式正交本振的方块图;图4a是图1的数字低通滤波器的方块图;图4b是图2的数字低通滤波器的方块图;图5是图4a或图4b的一节低通滤波器的方块图;图6以图形表示图5的数字低通滤波器节的响应;图7a-c以图形表示滤波器的分解技术和合成滤波器的响应;图8以图形表示在以前的技术中使用的组合滤波器方法;图9a-b以图形表示本发明所阐述的组合滤波器和滤波器响应;图10以图形表示本发明所阐述的分解和组合滤波器响应;图11是具有图10所示响应的数字低通滤波器节的具体装置;图12a-c是在图1的A点处出现的示范性信号的时域和频域的表示图;图13a-c是在图1的B点处出现的示范性信号的时域和频域的表示图;图14a-c是在图1的C点处出现的示范性信号的时域和频域的表示图;图15a-c是在图1的D点出现的示范性信号的时域和频域的表示图;图16是使用图1的数字式零中频选择性装置的接收机方块图。图17是使用图2的数字式零中频选择性装置的发射机方块图;图18是数字式零中频选择性装置的另一种具体装置的方块图，其中数字式低通滤波器可分为高速段和低速段两部份，在低速段是以时间分割的多路传输，这样可节省费用和空间。现在请参看图1，图上给出根据本发明制成、且特别适用于接收机的数字式零中频选择性装置(DZISS)的方块图。基本上，DZISS(数字式零中频选择性装置)20包括一个同相混频器22，一个正交相位混频器24，一个数字式正交本振26(提供一个同相的本振信号28和一个正交相位的本振信号30)，两个数字式低通滤波器32和32′和一个时钟信号源34。在接收机中使用数字式零中频选择性装置电路时，同一个数字式信号同时加到输入端子分别为36和38的同相混频器22和正交相位混频器24。通常，端子36和38并不是单根线，事实上是代表一个L-位的数字字的多根线。在任何给定的应用中使用的数字字的实际长度取决于许多因素，包括所要求的分辨率，所要求的动态范围以及接收信号的抽样频率。例如，在接收机以20MHZ抽样的典型无线电信号时，12位字长可认为具有可接受的性能。混频器22和24具有作为输入相差90°的本振信号的第二输入端，分别为28和30。如上所述，这些本振信号并不是单线连接，而是在相位上相差90°的两个信号(也就是正弦波形和余弦波形)的M位离散时间表示。混频器22和24执行L-位输入字和M-位本振字之间的乘法，将结果四舍五入形成一个N-位输出字，把它们从混频器22和24的输出端子37和39输出分别加到数字低通滤波器的输入端子40和42。数字字的长度参数L，M，和N可加以选择以获得可接受的噪声性能。当数字字加长时，可有更多的量化电平来表示信号。正如在技术上所熟知的那样，较小的量化增量可改善噪声性能。这种处理方法模拟式混频器的工作，即把模拟混频器的正弦和余弦乘积进行求和以及差值的方法很相似。然而，模拟混频器的上述所有问题在数字式执行过程中都可得以避免，这是由于数字混频器具有完美的直线性。由上述乘法产生的数字字加到数字滤波器32和32′上，以对接收频率的频谱进行频带限制。数字滤波器32和32′结构上是完全相同的，它们可藉递归滤波器来形成，更详细的情况将在以后说明。滤波处理以后，数字信号从端子41和43输出，并送往任何可采用的数字解调装置。例如，采用可编程的数字信号处理器(DSP)来实现数字式解调是很便利的。现在请参看图2，以方块图形式显示了用于发射机的数字式零中频选择性装置(DZISS)。要发射的数字信号加到低通滤波器33和33′的端子47和51，可把信号频谱限制在一定的通带内，然后把它们分别加到混频器22和24的输入端子36和38。如上所述，混频器22和54接受本振信号作为第二个输入，分别为28和30。上变频后的信号分别在端子37和39输出，然后把它们送到任何可对信号进行算术相加(二进制加法)的常用的加法电路，正如在技术上所熟知的那样。接着通过D-A变换器把信号变换成模拟形式，最后藉常规的装置将它们发射出去。从上述的讨论中，可明显地看到，把DZISS布局从接收机的构形变成发射机构形，或反之，所需要的全部变动只是将混频器22和24以及数字低通滤波器装置的输入/输出数据流进行简单的反向。这样，图1和图2中的DZISS 20可提供一个简易的，便宜以及通用的中频装置，它可很容易地使用在接收机和发射机中。现在请参看图3，图上给出了数字正交本地振荡器26的方块图。DZISS的执行过程关键就在于产生用于正交混频过程的精确而稳定的正弦和余弦波形的离散时间信号的能力。因此，数字正交本地振荡器26是DZISS的关键部件。传统的技术，例如数字式反馈振荡器，在反馈路径中使用乘法器，从而使振荡器的工作速度受到严重的限制。较先进的技术，例如直接ROM(只读存储器)检查方法，利用了这一事实，即正弦和余弦波形可表示为单位幅度的复数相量θi2πfc(nT)的实部和虚部，其中fc是所用的载频，nT是离散时间变量(T等于抽样周期，即等于抽样频率的倒数)。然而，直接ROM方法只是简单地存储所有可能的复相量值，如果所用的频率数量很大时，也就是所需的复相量总数很大时，就会导致要求ROM有很大的容量。这种大容量ROM的要求由于化费和尺寸太大，在数字正交本振中往往是无法实现的。本发明使用一种因子ROM法，它利用了这一事实，即单位幅度的复相量可分解为两个复相量，称作为粗复相量和细复相量，的复数乘积。这样单位幅度的复相量θjθ可以表示为θjθc.θjθf。因此，单位幅度的复相量可用在ROM中分开存储粗复量值和细复相量值的方法来实现，把这两个复相量值相乘就可得到正交混频器所需要的正弦和余弦的离散时间值。这种分解因子法的优点在于用来存储粗复相量值和细复相量值所必需的ROM总量可比直接ROM检查法所需的ROM总量大大减少。为获取这种ROM尺寸减少的代价是引入完全粗复相量和细复相量的复数相乘的电路。通常，一个复数相乘可用四个乘法器和两个加法器来完成。藉助于合理选择细复相量，并注意到小角度的余弦近似等于1，就可取消存放余弦细复相量的ROM。此外，把小角度的余弦值近似当作为1，就可以为计算复数乘积所需要的乘法装置中去掉两个乘法器。这就可使因子ROM法执行时既节省费用又可减小尺寸。现在请参看图3，图上以方块图形式显示了当使用因子ROM法时采用的数字式正交本振26。正比于所要的频率的频率信号，以M位二进制数的形式装载进通道频率锁存器44。波道频率锁存器可用许多不同的形式来实现。例如，假设M＝20，五个级连的74LS175(4D触发器，由Motorola公司等制造)提供了一种可接受的装置。精通技术的人会懂得，通道频率锁存器44可以用各种方法装载。例如，在单频无线电装置中，通道频率锁存器可永久性地装入一个单个二进制数。对于多频率无线电装置，通道频率锁存器44可从一个EPROM或ROM的可查找表格进行装载，也可由微处理器进行计算并加以锁存。通道频率锁存器44的输出连接到二进制加法器46。精通技术的人将会懂得，在以下讨论的数字式正交本振26中其它功能块的所有耦合线事实上都是多位二进制字，而不是单线连接。加法器46的输出连接到相位累加器48。相位累加器48可作为一个M位二进制锁存器来完成其功能，此锁存器可用来保持要寻址的ROM的下一个位置的地址。这样，相位累加器48的输出就连接到粗值余弦ROM50，粗值正弦ROM52，和细值正弦ROM54(记住由于细值余弦近似等于1，故不需要细值余弦ROM)。此外，相位累加器48的输出被反馈到加法器46，将把它和代表放在通道频率锁存器44中的通道频率信息的二进制数进行相加(按模-2M)。相位累加器48的输出按每个时钟脉冲更新一次，通常这就是抽样频率。此二进制加法的结果就是，相位累加器48保持着上一个地址加上通道频率锁存器中包含的二进制矢量所得的二进制和(正比于相位)这个数表示产生正交本振信号28和30所需要的下一个地址。在实际执行过程中，从相位累加器48输出的二进制字被分两段，这样仅仅把相位累加器48的高位比特送到ROM50和52，而把其低位比特送到ROM54。如上所述，这些比特是ROM字位用的地址。在收到一个地址后，ROM50，52和54在它们相应的输出端上输出位于收到的地址处的数字二进制字。然后，由这三个二进制数经过算术运算产生数字式正交信号。为产生余弦波形(也就是复数波形的实数部分)，粗值正弦ROM52和细值正弦ROM的输出先在乘法器56中相乘。然后把乘法器56的输出送到加法电路60中，使粗值余弦ROM50的输出值减去乘法器56的输出值(以2的补码形式)。这个算术运算就给出了余弦值，它在端子28输出并连接到图1的正交混频器22上。为产生数字式正交本振的正弦值，粗值余弦ROM50和细值正弦ROM54的输出在乘法器58中相乘。乘法器56和58均可采用例如，TRW公司制造的MPYo16K。乘法器58的输出送到加法电路62，使它和粗值正弦ROM52的输出相加。加法电路62经过连接线30输出离散时间正弦值的数字字，它将加到图1的正交混频器24。因此，由于正弦信号和余弦信号的离散时间值是由数学计算得到的，这样，使用最小的ROM容量就可获得完善的90°相位控制。利用了余弦和正弦波形的对称性还可进一步减少粗值ROM的需要量，因此粗值ROM只需存储位于前八分之一的相量单位园周上的单位幅度复相量值。精通技术的人会懂得，单位幅度复相量旋转360°代表正弦式余弦值。由于正弦波形的对称特性，在前八分之一的单位园周上的余弦和正弦波形的数值与在园周的其它八分之一上的余弦和正弦波形的数值相同，只是除了可能的符号改变和作用的转换(也就是正弦变成余弦或反之)。因此，假如有一个指示器，表明复相量当前处于那一个八分之一园周范围，并且有一个根据现行的八分之一园周范围进行反号以及/或把粗值余弦ROM50和粗值正弦ROM52的输出进行交换的电路，那么所需要粗值复相量仅仅是第一个八分之一园周上的复相量值。八分园周位置的指示器可以使用三个二进制位的ROM地址来很容易地做成。例如，三个最高位比特(MSB)可用来指示八分园，而剩下的二进制位可用来做为存放粗值复相量的ROM的地址。这样，因子ROM法的本振可减少ROM的容量，而保持了可接受的频率分辨率。例如，为组成一个工作在20MHZ的数字式正交本振26，粗值ROM50和52每个可用一块32×16的ROM做成，而细值正弦ROM54可用一块128×8的ROM做成。结果是使用了大约2000位的ROM就可达到约为600HZ的频率分辨率。对于高速抽样速率的工作，最好采用因子ROM法的装置，因为除了相位累加器之外，没有其它的电路要连接成反馈的形式。这就允许把本振电路的其余部分装成流水线状，以获得非常高的工作速度，(特别是乘法器56和58，它们是限制速度的主要关键)流水线包含在某些关键点引入的锁存器，例如在乘法器内部，正如在技术上熟知的那样。这样，因子ROM法的本振输出了所选定频率的M位离散时间的数字式正交信号。现在请参看图4a，图上给出了数字低通滤波器的方块图，精通技术的人可以懂得，图1的数字滤波器32和32′实际上是同样的滤波器，它们仅仅是为了便于对发明的DZISS进行讨论而加以区分的。所有数字滤波器的结构基本上都由三个同样的部件所组成相加器，乘法器以及延时电路(通常是锁存器RAM)。影响数字滤波器性能的因素全在于滤波器的各种参量都是量化的，也就是滤波器只有有限的精确度，而没有模拟滤波器所具有无限的精确度。数字滤波器的有限精确度基本上引起三种主要的性能影响，这些影响在别作数字滤波器的任何情况下都必须加以控制。系数的四捨五入是这些影响之一。数字滤波器中常数值的系数确定了滤波器的频率响应。为使这些系数由数字式的有限位数来表示而对系数进行四捨五入的结果会导致滤波器响应的永久性的可予计的变化。这种变化类似于模拟滤波器中改变RLG值而引起的变化;然而，数字滤波器不会受到像在模拟滤波器中那样的温度变化所带来的损害。通常，滤波器的Q值越高(也就是对于抽样速率来说的窄带滤波器)频率响应受系数的四捨五入的影响而变形越严重，除非使用特殊的结构。根据这一事实，即中频滤波器通常是极窄频带的或高Q的滤波器，所以合理地选择滤波器的结构是至关重要的。捨入噪声是数字滤波器中必须被控制的另一个性能特征。进入数字滤波器的数据当然已被捨入为有限比特数，而且在滤波器中某些点上，几乎必须经常进行额外的捨入。这些捨入会在滤波器中产生误差信号或噪声信号。例如，假设滤波器所用的数字字长是16位以及系数以10位表示，每次乘法运算就会产生一个25位的乘积，当把此结果放回存储器之前，必须把它捨入成16位。数字滤波器中要控制的最后一个主要影响是溢出电平。数据抽样以有限的二进制位数来表示，这一点就意味着滤波器中有一个与每个节点有关联的最大可允许的绝对值，如果超过此最大值，就会导致溢出现象(如果使用2的补码的二进制算术运算，通常就是“空白点”)这个最大可允许的数据值，再加上所述的捨入噪声电平就决定了滤波器的动态范围。数字滤波器的制做可采用几种常用的结构。一个直截了当的设计方法是把第一阶或第二阶直接形成滤波器节加以级联起来，直至把所要的阶数的滤波器节全部联起来为止。这种方法的优点在于它的简明性，和有规则性以及便于进行滤波器设计。然而，这种常用方法也有许多缺点，主要是由于制作窄带滤波器需要相当高精度的滤波器像数的表示式(例如16位)。这就要求在滤波器节的反馈通路中完成相当复杂的乘法(例如，16×20位)。乘法对滤波器的工作带来了严重的速度和时间限制。此外，一种用在加速逻辑电路的常用方法-流水线排列也不能用在反馈回路中。最后，高精度高速度的乘法器将消耗巨大的功率。现在请参看图4a，图上给出了用于DZISS的数字低通滤波器的方块图。在所采用的低速装置中，数字低通滤波器32可包含四个级联的低通滤波器节64a-d，这些滤波器节在结构上是相同的，而且都不使用乘法器。在低通滤波器节64a和64b之间是抽样速率缩减器66。抽样速率缩减器66可采用许多形式来实现。例如，如果数字字的长度为24位，那么四个级连的74LS174(六D触发器，由Motorola公司等制造)提供了一种可接受的装置。精通技术的人会懂得，可使用任意数量的数字滤波器节，也可在任意或所有滤波器节之间接进抽样速率缩减器。此外，滤波器节具有同一结构并不是必需的，但这样可使实际制作简单方便。高速数字逻辑电路会消耗大功率。因此，尽可能早地把数字信号的抽样速率降低下来，以减小在抽样速率降低点以后的滤波器节的功率损耗是有好处的。本发明在滤波器结构中采用抽样速率缩减装置把它紧接插入第一滤波器节后面。此外，抽样速率的缩减器经常放在数字低通滤波器32之后以及无线电接收机的音频解调部分之前。抽样速率缩减，在数字信号处理的术语中常被称作为“大量去除”，可简单地看作从前面的输出抽样中除了保留所选的一个子组以外，去掉其它所有的。由于“大量去除”等效于以一个较低的速率重新进行抽样，精通技术的人会懂得，被重新抽样的信号的带宽必须比高速采样信号的带宽小一定的数量，以防止混淆。“大量去除”通常是希望采用的，因为一系列给定的操作如果以较低速度进行，经常可用较少的电路来实现。此外，对于CMOS技术(互补金属氧化物半导体)，低速运行可以减小功耗。这样，本发明的窄带数字滤波器32和32′可使所有后来的电路以有利的降低的速率进行工作。现在请参看图4b，并且结合参看图4a，图上以方块图形式显示了图2的数字低通滤波器。基本上，数字低通滤波器33是由将图4a的数字低通滤波器32重新进行排列而形成的。然而，在发射机中，抽样速率是增加的。因此，抽样速率增长器69安放在数字低通滤波器节64D和64A之间，这样在最后一节滤波器之前都可按低速工作，因而可使功耗为最小。抽样速率增长器69可以被做成抽样和保持电路，它可连续地输出相同的抽样，直到接收到下一个抽样。这种“内插”过程能够用在下一个抽样到达之前把保持的抽样重复(N-1)次的办法来将数字式信号的抽样速率增加到N倍。内插确实引进了Sin(x)/X的失真，然而实践中，这可以通过在以前的音频处理阶段中加以均衡而很容易地被去掉，正如技术上所熟知的那样。现在请参看图5，图上给出了数字低通滤波器节64的方块图。DZISS中所使用的滤波器是递归滤波器(也就是，输出信号在滤波器结构上的关键要点处反馈，定标度和相加)，它具有窄通带，并且在高速度方面及参量量化对数字滤波器的上述有害影响的低敏感性方面进行了最优化。基本上，数字低通滤波器64包含4个相加器(2的补码)68a-d，2个数字锁存器70a-b以及2个二进制移相器72a-b。正如以前在数字正交本振26的讨论中所述的那样，图5上所介绍的低通滤波器64中的各自的连接都是多位的数字字，而不是单根电线。输入信号加到减法电路68a的输入端。减法器68a的第二个输入取自数字锁存器70b，它是从滤波器电路的输出的反馈。减法器68a得到的差值结果(2的补码)接着加到移位器72a的输入端，移位器提供第一个移位的和信号作为加法器68b的一个输入信号。移位器72a把减法器输出的数据字的所有二进制位右移Na位(也就是向最低有效位方向移动)相当于乘上一个等于2-Na的系数。这种移位可藉助从减法器68a到相加器68b的数据线按一定方式流动的办法来实现。这样，数字滤波器节的高的工作速度是易于达到的，因为移位器72a没有任何时延，就如常规的乘法电路完成的系数乘法过程的情况一样。加法器68b把保留在锁存器70a的加法器68b上一个输出加到移过位的第一个和信号上。此外，加法器68b的上一个或以前的输出又被加到减法器68c上。送到减法器68c的第二个输入信号是取自数字锁存器70b，正如上述的那样，它是取自数字滤波器的输出。减法器68c给出的结果加到移位器72b上，移位器接着又连接到加法器68d。移位器72b把减法器输出的数据字的所有二进制位右移Nb位，相当于乘上一个等于2-Nb的系数。移位器72b也易于达到高的工作速度，因为没有引起时延。分别与移位器72a和72b有关的参数Na和Nb控制了数字滤波器节64的频率响应，因此可将它们选取成能产生适合于所想要的应用的响应。加法器68d把第二个移位的和信号加到保留在锁存器70b中的加法器68d的以前的输出上。锁存器70b的输出也就是数字低通滤波器节64的输出，它代表了原先加到加法电路68a输入端的输入信号受频带限制后的情况。从前面的讨论中，精通技术的人会懂得，当无乘法器的滤波器大大增加了DZISS的工作速度时，数字滤波器仍然对DZISS工作速度的主要的限制。因此，本发明采用了在第一滤波器节以后马上“大量去除”的办法(见图4a)。然而，“大量去除”只能对以后的逻辑部分提供减缓。显然地，第一滤波器节必须以高得多的数据速率进行工作。随实际应用而定，这样在第一滤波器节上的工作速度负担可能不一定是有害的。然而在运行速度是关键性参数的那些应用中，需要减轻对第一滤波器节的负担，因而提供可靠的高速运行。因之，在所采用的高速装置中，本发明使用了一个“被分解”的第一数字滤波器节。滤波分解技术已经讨论过，例如，M.Bellanger，G.Bonnerot和M.Coucleuse在他们的题为“Digital Filtering by polyphase NetworkApplication fo Sample-Rate Alfernection and Filter Banks”，IEEE Transactions on Acoustics，Speech and Signal Processing，Vol ASSP-24，No.2，April 1976.所列论文中讨论过。现在参看图6，图上显示出数字低通滤波器节64的示范性的幅度对频率的响应关系。如图6所示，数字低通滤波器节64给出一个非常窄的通带(几个KHZ)以及截止通带延伸到10MHZ。就像任何数字滤波器一样，从 (fs)/2 到fs的那段响应(其中fs是抽样频率)是从0HZ到fs/z这段响应的镜象，(这里是从0到10MHZ的响应)。因此，这个例子中假定了数字低通滤波工作在20MHZ频率，把信号限制在中心频率为零赫芝的频带内。现在请参看图7a-b，用图来阐明分解方法，图上显示位于z平面单位圆上的滤波器转移函数的Z-变换的极点和零点。图7a显示了代表以前在图6上说明过的滤波器响应的两个极点。以下的描述适合于因子为2的分解。精通技术的人可懂得，其它因子也都是可能的。原来的滤波器可被分解为二节或更多分解开的节，这些节接着将以较低的速度工作。第一步是，把原先的滤波器分割成两个实际上是同样的滤波器，这可藉把两个极点通过原点进行投影的方法来进行，如图7b所示。相应于图7b的滤波器幅度频率响应示于图7c。图7c的分解过的滤波器大约以图6的滤波器的工作速度的一半进行工作，因而实现了工作速度降低百分之五十。对图6和图7c滤波器响应的解释揭示了减小工作速度修改了滤波器的响应。精通技术的人会懂得，这种变化是由于传输函数引进了两个附加的极点而造成的，如图7b所...
【专利技术属性】
技术研发人员：扎斯普史蒂芬C，朗利莱斯特A，拉姆伯特卡瑟尼H，
申请(专利权)人：莫托罗拉公司，
类型：发明
国别省市：US[美国]
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