一种3DNAND存储器擦除时的电压控制方法及装置制造方法及图纸

本发明专利技术提供一种3D NAND存储器擦除时的电压控制方法，在真存储单元的字线的偏置电压处于擦除控制电压时，将阱掺杂区的偏置电压上升至擦除工作电压并保持所述擦除工作电压，在阱掺杂区的偏置电压上升至第一中间电压期间，将伪存储单元的字线的偏置电压保持在第一预设电压，而后，将伪存储单元的字线设置为浮置状态，其中，第一预设电压小于第一中间电压，这样，减小伪存储单元所在的字线的电压与相邻的真存储单元所在的字线的电压差，避免在真存储器单元所在的字线和伪存储器所在的字线之间产生隧穿，从而避免伪存储器单元阈值电压漂移，避免存储器单元串电流的降低，进而避免真存储器单元的读错误。存储器单元的读错误。存储器单元的读错误。

A voltage control method and device for erasing 3dnand memory

【技术实现步骤摘要】
一种3D NAND存储器擦除时的电压控制方法及装置
[0001]本专利技术是针对申请日为2019年11月29日，申请号为201911203481.5，专利技术名称为一种3D NAND存储器擦除时的电压控制方法及装置的专利的分案申请。


[0002]本公开涉及存储器的集成电路设计
，尤其涉及一种3D NAND存储器擦除时的电压控制方法及装置。

技术介绍

[0003]NAND闪存具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用，而为了进一步提高存储容量，降低每比特的存储成本，提出了3D NAND存储器。
[0004]在3D NAND存储器中，由存储器单元串构成存储阵列，从而在三维方向上形成存储器单元，在存储器单元串中包含有实际用于存储的真存储器单元和并不实际用于存储的伪存储器单元。在进行存储器单元的擦除操作时，伪存储器单元所在的字线为浮置状态。而在擦除操作中，伪存储器单元所在的字线的电压被阱掺杂区的电压耦合到很高，导致伪存储器单元阈值电压漂移。随着擦除次数的增多，伪存储器单元的阈值电压不断飘移，这会导致存本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种3D NAND存储器擦除时的电压控制方法，其特征在于，所述存储器包括存储单元串组成的存储阵列，每个存储单元串包括由下至上依次串接的底层选择器件、NAND存储器件和顶层选择器件，所述NAND存储器件包括真存储单元和伪存储单元，同一层的存储器件的控制端连接至字线；所述存储阵列形成于衬底之上，所述底层选择器件形成于阵列共源区上，所述阵列共源区被阱掺杂区包围；所述擦除时的电压控制方法包括：在对选中的真存储单元的字线施加擦除控制电压时，对阱掺杂区施加驱动电压，以使所述阱掺杂区的偏置电压上升；在所述阱掺杂区的偏置电压上升至第一中间电压期间，对伪存储单元的字线施加第一预设电压，并使所述伪存储单元的字线保持所述第一预设电压；其中，所述第一预设电压小于所述第一中间电压；在所述阱掺杂区的偏置电压上升至所述第一中间电压时，将所述伪存储单元的字线设置为浮置状态；对所述阱掺杂区施加所述驱动电压，以使所述阱掺杂区的偏置电压上升至擦除工作电压；其中，所述第一中间电压小于所述擦除工作电压。2.根据权利要求1所述的电压控制方法，其特征在于，所述擦除时的电压控制方法还包括：在所述阱掺杂区的偏置电压上升至第二中间电压期间，对顶层选择器件的字线施加第二预设电压，并使所述顶层选择器件的字线保持所述第二预设电压；其中，所述第二预设电压小于所述第二中间电压；在所述阱掺杂区的偏置电压处于所述第二中间电压时，将所述顶层选择器件的字线设置为浮置状态；和/或，在所述阱掺杂区的偏置电压上升至第三中间电压期间，对底层选择器件的字线施加第三预设电压，并使所述底层选择器件的字线保持所述第三预设电压；其中，所述第三预设电压小于所述第三中间电压；在所述阱掺杂区的偏置电压处于所述第三中间电压时，将所述底层选择器件的字线设置为浮置状态。3.根据权利要求2所述的电压控制方法，其特征在于，所述第一预设电压、第二预设电压和第三预设电压的电压值为大于0伏且小于所述阱掺杂区的擦除工作电压。4.根据权利要求1
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3中任一项所述的电压控制方法，其特征在于，对所述阱掺杂区施加所述驱动电压的步骤，包...

【专利技术属性】
技术研发人员：曹华敏，付祥，姜柯，高帅，陈子龙，安阳，向斌，黄新运，张黄鹏，王颀，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
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