半导体装置制造方法及图纸

本发明专利技术提供一种半导体装置。即使在电源开关电路内需要空闲区域时也抑制电源供给能力的降低。半导体装置具有：第一区域，配置逻辑电路；第二区域，配置与上述逻辑电路不同的功能电路；以及第一电源开关电路，与上述第二区域邻接地设置，将第一电源线与向上述逻辑电路和上述功能电路供给电源的第二电源线连接，上述第一电源开关电路具有：第一晶体管，具有比上述逻辑电路中使用的晶体管的尺寸大的尺寸，将上述第一电源线与上述第二电源线连接；端盖，设置于与上述功能电路邻接的区域；以及第二晶体管，设置于配置上述第一晶体管的区域与上述端盖之间，具有与上述逻辑电路中使用的晶体管相同的尺寸，将上述第一电源线与上述第二电源线连接。线连接。线连接。

Semiconductor device

【技术实现步骤摘要】
半导体装置


[0001]本专利技术涉及半导体装置。

技术介绍

[0002]为了削减半导体装置的泄漏电流，公知有如下的方法：在电源线与多个电路块各自的电源线亦即虚拟电源线之间设置有在电路块的工作时导通的电源开关电路。
[0003]为了提高电源开关电路的电源供给能力，将电源开关电路中使用的晶体管的尺寸设计得比逻辑电路中使用的单元晶体管的尺寸大。在将尺寸不同的晶体管邻接地配置的情况下，在半导体装置的制造时，尺寸较小的晶体管的栅电极等的形状容易偏差。为了抑制形状的偏差，尺寸相互不同的晶体管隔开由布置规则决定的间隔而配置。例如，通过在电源开关电路的端部设置空闲区域，从而电源开关电路的晶体管和与电源开关电路邻接的逻辑电路等晶体管分开满足布置规则的间隔而配置。例如，在电源开关电路的空闲区域配置虚拟栅电极或者虚拟晶体管等。
[0004]专利文献1：美国专利第10141336号说明书；
[0005]专利文献2：美国专利申请公开第2019/0244900号说明书；
[0006]专利文献3：美国专利申请公开第2019/0214377号说明书；
[0007]专利文献4：特开2018
‑
190760号公报；
[0008]专利文献5：国际公开第2017/208887号。
[0009]近来，为了兼得半导体装置的高集成化和泄漏电流的抑制，搭载于半导体装置的晶体管例如从平面型FET(Field Effect Transistor：场效应晶体管)置换为具有立体构造的finFET等。与此相伴，逻辑电路中使用的晶体管的尺寸与电源开关电路中使用的晶体管的尺寸之差处于变大的趋势。而且，为了抑制制造时的栅电极等的形状的偏差，在电源开关电路的端部设置更大的空闲区域。
[0010]空闲区域越大，则电源开关电路的尺寸越大，每单位尺寸的电源供给能力降低。另外，通常，在半导体装置内配置多个电源开关电路。因此，若电源开关电路的尺寸变大，则能够搭载于半导体装置的逻辑电路的规模变小。在维持逻辑电路的规模的情况下，半导体装置的芯片尺寸变大。

技术实现思路

[0011]本专利技术是鉴于上述的点而完成的，目的在于，即使在电源开关电路内需要空闲区域的情况下也抑制电源供给能力的降低。
[0012]在本专利技术的一个技术方案中，半导体装置具有：第一区域，其配置逻辑电路；第二区域，其配置与上述逻辑电路不同的功能电路；以及第一电源开关电路，其与上述第二区域邻接地设置，并将第一电源线与向上述逻辑电路和上述功能电路供给电源的第二电源线连接，上述第一电源开关电路具有：第一晶体管，其具有比上述逻辑电路中使用的晶体管的尺寸大的尺寸，并将上述第一电源线与上述第二电源线连接；端盖，其设置于与上述功能电路
邻接的区域；以及第二晶体管，其设置于配置上述第一晶体管的区域与上述端盖之间，具有与上述逻辑电路中使用的晶体管相同的尺寸，并将上述第一电源线与上述第二电源线连接。
[0013]根据所公开的技术，即使在电源开关电路内需要空闲区域的情况下，也能够抑制电源供给能力的降低。
附图说明
[0014]图1是表示第一实施方式的半导体装置的布置的一例的图。
[0015]图2是表示图1的电源开关电路SPSW、PPSW的一例的框图。
[0016]图3是表示设置于图1的周边区域的电源开关电路的布置的一例的图。
[0017]图4是表示图3的电源开关电路PPSW的电源布线的布置的一例的图。
[0018]图5是表示图4的翅片、栅电极和局部布线的布置的图。
[0019]图6是表示图3和图4的n2‑
fin
×
m1晶体管的构造的一例的立体图。
[0020]图7是表示沿着图4的Y1
‑
Y1
’
线的剖面的图。
[0021]图8是表示沿着图4的X1
‑
X1
’
线的剖面的图。
[0022]图9是表示设置于图1的标准单元区域的电源开关电路的布置的一例的图。
[0023]图10是表示其他的电源开关电路的电路布置的一例(比较例)的图。
[0024]图11是表示第二实施方式的半导体装置的布置的一例的图。
[0025]图12是表示第三实施方式的半导体装置的布置的一例的图。
[0026]图13是表示第四实施方式的半导体装置的布置的一例的图。
[0027]图14是表示第五实施方式的半导体装置的布置的一例的图。
[0028]图15是表示第六实施方式的半导体装置的布置的一例的图。
[0029]附图标记的说明
[0030]100、102、104、106、108、110
…
半导体装置；ATr1、ATr2
…
附加晶体管；D
…
漏极区域；E1、E2
…
区域；ECAP
…
端盖；G
…
栅电极；MBUF
…
主缓冲部；MTr
…
主晶体管；PA
…
周边区域；PCNT
…
电源控制信号；PCNT1、PCNT2
…
电源开关控制电路；PD、PD1、PD2、PD3、PD4
…
功率域；PPSW、PPSWa、PPSWb
…
电源开关电路；PPSWc、PPSWd、PPSWe
…
电源开关电路；PT1、PT2
…
p沟道晶体管；S
…
源极区域；SBUF
…
子缓冲部；SCA
…
标准单元区域；SIG
…
信号线；SP1
…
间隔；SPSW
…
电源开关电路；STr
…
子晶体管；VDD
…
电源线；VSS
…
电源线(接地线)；VVDD
…
虚拟电源线；WLT
…
阱抽头。
具体实施方式
[0031]以下，使用附图对实施方式进行说明。以下，供给电源的电源线使用电源名和附图标记。
[0032](第一实施方式)
[0033]图1表示第一实施方式的半导体装置的布置的一例。图1所示的半导体装置100例如具有至少一个功率域PD1。在功率域PD1内设置有：配置未图示的多个标准单元的标准单元区域SCA、以及配置一个或者多个RAM(Random Access Memory：随机存取存储器)的多个周边区域PA。标准单元区域SCA为配置逻辑电路的第一区域的一例，周边区域PA为设置有与
逻辑电路不同的功能电路的第二区域的一例。
[0034]在图1中，仅表示一个功率域PD1，但半导体装置100也可以具有多个功率域。此外，在图1中功率域PD1的左侧也可以是半导体装置100的芯片端。虽然没有特别限定，但搭载于半导体装置100的晶体管为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具有：第一区域，其配置逻辑电路；第二区域，其配置与所述逻辑电路不同的功能电路；以及第一电源开关电路，其与所述第二区域邻接地设置，将第一电源线与向所述逻辑电路和所述功能电路供给电源的第二电源线连接，所述第一电源开关电路具有：第一晶体管，其具有比所述逻辑电路中使用的晶体管的尺寸大的尺寸，将所述第一电源线与所述第二电源线连接；端盖，其设置于与所述功能电路邻接的区域；以及第二晶体管，其设置于配置所述第一晶体管的区域与所述端盖之间，具有与所述逻辑电路中使用的晶体管相同的尺寸，并将所述第一电源线与所述第二电源线连接。2.根据权利要求1所述的半导体装置，其中，该半导体装置具有第二电源开关电路，该第二电源开关电路设置于所述第一区域内，将所述第一电源线与所述第二电源线连接，所述第二电源开关电路具有：第三晶体管，其具有比所述逻辑电路中使用的晶体管的尺寸大的尺寸，并将所述第一电源线与所述第二电源线连接；以及第四晶体管，其与所述第三晶体管中的所述第三晶体管的栅电极的排列方向的端部邻接地设置，具有与所述逻辑电路中使用的晶体管相同的尺寸，并将所述第一电源线与所述第二电源线连接，配置所述第四晶体管的区域的大小与配置所述第一电源开关电路的所述第二晶体管的区域的大小相同。3.根据权利要求1或2所述的半导体装置，其中，所述第一电源开关电路具有第五晶体管，该第五晶体管具有与所述第二晶体管相同的尺寸，并将所述第一电源线与所述第二电源线连接。4.根据权利要求1至3中任一项所述的半导体装置，其中，所述第一晶体管和所述第二晶体管各自具有在第一方向上排列的多个栅电极，所述第一晶体管、所述第二晶体管和所述端盖沿着所述第一方向配置。5.根据权利要求1至4中任一项所述的半导体装置，其...

【专利技术属性】
技术研发人员：冈本淳，武野纮宜，岩堀淳司，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：