【技术实现步骤摘要】
半导体结构及其形成方法
[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
[0002]随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short
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channel effects)更容易发生。
[0003]因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(Fin Field
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Effect Transistor，FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极...
【技术保护点】
【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部，沿与所述鳍部的延伸方向相垂直的方向，所述基底包括第一器件区和第二器件区，所述第二器件区的器件工作电压大于所述第一器件区的器件工作电压，所述第一器件区和第二器件区的鳍部高度相等；隔离层，位于所述鳍部露出的所述衬底上，所述隔离层覆盖所述鳍部的部分侧壁，且所述第二器件区的隔离层顶部高于所述第一器件区的隔离层顶部；第一栅氧化层，位于所述第二器件区中，且保形覆盖露出于所述隔离层的所述鳍部；第二栅氧化层，位于所述第一器件区中，且保形覆盖露出于所述隔离层的所述鳍部，且所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度；栅极结构，横跨所述第一器件区和第二器件区的所述鳍部，且覆盖所述第一栅氧化层和第二栅氧化层。2.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括金属栅结构。3.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第三栅氧化层，位于所述栅极结构和第一栅氧化层之间、以及所述栅极结构和第二栅氧化层之间。4.如权利要求3所述的半导体结构，其特征在于，所述第一栅氧化层的厚度为8纳米至15纳米，所述第二栅氧化层的厚度为20纳米至35纳米。5.如权利要求1所述的半导体结构，其特征在于，所述第二器件区的隔离层露出的所述鳍部的高度为40纳米至50纳米。6.如权利要求1所述的半导体结构，其特征在于，所述第二器件区的隔离层顶部高于所述第一器件区的隔离层顶部的尺寸为5纳米至20纳米。7.如权利要求1所述的半导体结构，其特征在于，所述基底还包括：第三器件区，所述第三器件区的器件工作电压小于所述第一器件区的器件工作电压；所述第三器件区的隔离层顶部与所述第一器件区的隔离层顶部相齐平；所述栅极结构还横跨所述第三器件区的所述鳍部，且覆盖所述鳍部的部分顶部和部分侧壁。8.一种半导体结构的形成方法，其特征在于，包括：提供基底，包括衬底以及位于衬底上多个分立的鳍部，沿与所述鳍部的延伸方向相垂直的方向，所述基底包括第一器件区和第二器件区，所述第二器件区的器件工作电压大于所述第一器件区的器件工作电压，所述第一器件区和第二器件区的鳍部高度相等；在所述第一器件区的衬底上形成第一隔离层，所述第一隔离层覆盖所述鳍部的部分侧壁；在所述第二器件区的衬底上形成第二隔离层，所述第二隔离层覆盖所述鳍部的部分侧壁，且所述第二隔离层的顶面高于所述第一隔离层的顶面；在所述第二器件区中，形成保形覆盖露出于所述第二隔离层的所述鳍部的第一栅氧化层；在所述第一器件区中，形成保形覆盖露出于所述第一隔离层的所述鳍部的第二栅氧化层，且所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度；在所述第一器件区和第二器件区中，形成横跨所述鳍部且覆盖所述第一栅氧化层和第二栅氧化层的栅极结构。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，在形成所述第二隔离层之后，形成所述第一隔离层；在所述第二器件区的衬底上形成第二隔离层的步骤中，所述第二隔离层还形成于所述第一器件区的衬底上；在所述第一器件区的衬底上形成第一隔离层的步骤包括：去除所述...
【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：
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