一种屏蔽栅MOSFET器件及制造方法技术

一种屏蔽栅MOSFET器件的结构及制造方法，本发明专利技术涉及于功率半导体器件，为提供一种更好的制造工艺及其结构，该工艺中降低了光刻次数，简化了流程，制作的器件性能也更优化了，具有独特的结构及制造工艺流程，比起传统结构和工艺，能节省数个光刻步骤，有效降低制造成本。有效降低制造成本。有效降低制造成本。

【技术实现步骤摘要】
一种屏蔽栅MOSFET器件及制造方法


[0001]本专利技术涉及于功率半导体器件，特别是屏蔽栅沟槽型场效应管器件的结构及其制造方法。

技术介绍

[0002]以下将对现有的屏蔽栅沟槽型场效应管的相关技术背景进行说明。需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”、“竖直”是对应于参考图示的相对位置。具体实施中并不限制固定方向。需指出，附图中的器件并不一定按具体比例绘画。附图中的掺杂区和沟槽的边界所示的直线，以及由该边界所形成的尖角，在实际应用中一般并非直线和精确的角。
[0003]屏蔽栅沟槽型场效应管，作为一种新型的功率器件，具有导通电阻低，开关速度快的特点。但是制造上述结构，按照现有的制造方法，整个工艺流程共需要六到八个光刻步骤，如在定义屏蔽栅电极，隔离介质层区域以及形成P体掺杂区时，均需要利用光刻版进行光刻工艺步骤，该器件的工艺成本较为高昂，因此有必要提供一种减少光刻步骤的制造工艺以节省成本。

技术实现思路

[0004]针对上文中所提到的现有屏蔽栅沟槽型场效应管器件的问题，本专利技术提出一种工艺简单而且制造成本较低的屏蔽栅沟槽型场效应管结构及工艺流程。
[0005]一种屏蔽栅沟槽型场效应管器件的制造方法，所述的制造方法包括如下步骤：
[0006]第一步:提供第一导电型衬底，并在其上形成第一导电型外延层；
[0007]第二步:在第一导电型外延层的上表面形成硬掩膜和一系列的沟槽，分别为第一类沟槽、第二类沟槽和第三类沟槽，第三类沟槽的宽度要大于第一类沟槽、第二类沟槽的宽度；
[0008]其中第一类沟槽和第二类沟槽在同一段沟槽内，第三类沟槽位于器件最外围并且包围第一类沟槽和第二类沟槽；
[0009]硬掩膜最少包含一层刻蚀速率不同于氧化物的抗刻蚀材料；
[0010]第三步：在沟槽内形成沟槽绝缘层和屏蔽栅电极，再沉积氧化物，使第一、二类沟槽完全填满，并使第三类沟槽部分填满；
[0011]第四步：形成填充材料，将第三类沟槽填满，所述的填充材料为多晶硅、有机聚合物、氮化物或金属化合物；
[0012]第五步：去除硬掩模上方的氧化物和填充材料，暴露硬掩模，再在第二类沟槽和第三类沟槽及其外围的上表面形成光刻胶；
[0013]第六步：回刻氧化物，在第一类沟槽内形成极间隔离层；
[0014]第七步：在光刻胶的保护下刻蚀硬掩膜；
[0015]第八步:去除光刻胶和沉积在第三类沟槽内的填充材料；
[0016]第九步:在上部的沟槽侧壁上形成栅氧化层，再形成栅电极；
[0017]第十步:以硬掩膜作为离子注入的掩模，进行离子注入；
[0018]离子注入时，位于沟槽外围的掩模介质层，将离子注入后形成的第二导电型掺杂体区限定在系列沟槽内部；
[0019]第十一步:在半导体上表面形成氧化物介质层，然后在氧化物介质层上形成接触孔；
[0020]第一类接触孔位于第二类沟槽的正上方，并深入到沟槽内的屏蔽栅电极中；第二类接触孔位于第一类沟槽或第三类沟槽的正上方，深入到沟槽内的栅电极中；第三类接触孔位于沟槽与沟槽之间，并深入半导体中，与第二导电型掺杂区域和第一导电型掺杂源区接触；
[0021]第十二步：形成上表面金属和下表面金属，形成器件。
[0022]进一步的，所述的方法进一步还包括有：
[0023]第九步：形成栅电极并使栅电极到半导体上表面的深度在0.3到2um之间；
[0024]第十一步：形成氧化物介质层后，去除上表面氧化物介质层并暴露半导体上表面；再刻蚀半导体，形成接触孔；
[0025]第十二步：利用光刻，在第二类沟槽和第三类沟槽上形成第二类接触孔，一部分的接触孔位于第二类沟槽的正上方，并深入到沟槽内的屏蔽栅电极中；第一类接触孔位于第一类沟槽或第三类沟槽的正上方，深入到沟槽内的栅电极中；然后，形成上下表面金属，并最终形成器件。
[0026]进一步的，第一步中的抗刻蚀材料层是半导体氮化物。
[0027]进一步的，第五步中,去除硬掩模上方的氧化物和填充材料的方法为化学机械平坦化工艺，并以硬掩模作为研磨停止层。
[0028]进一步的，第四步中，所述的填充材料为多晶硅、有机聚合物、氮化物或金属化合物。
[0029]进一步的，第三类沟槽还包括有多段往外延伸段沟槽，该延伸段沟槽垂直于该段第三类沟槽。
[0030]进一步的，接触孔通过氧化物介质层深入到延伸段沟槽内的栅电极中，将栅电极与上表面金属相连接。
[0031]本专利技术的另一个目的还在于提供一种上述屏蔽栅沟槽型场效应管器件的制造方法制作的器件。
[0032]本专利技术提出的屏蔽栅沟槽型场效应管器件，具有独特的结构及制造工艺流程，比起传统结构和工艺，能节省数个光刻步骤，有效降低制造成本。
附图说明
[0033]图1本专利技术的一个实施例的制造工艺第二步的剖面示意图。
[0034]图2为本专利技术的一个实施例的制造工艺第二步的沟槽结构的部分顶示图。
[0035]图3为本专利技术的一个实施例的制造工艺第三步的剖面示意图。
[0036]图4为本专利技术的一个实施例的制造工艺第四步的剖面示意图。
[0037]图5为本专利技术的一个实施例的制造工艺第五步的剖面示意图。
[0038]图6为本专利技术的一个实施例的制造工艺第六步的剖面示意图。
[0039]图7为本专利技术的一个实施例的制造工艺第七步的剖面示意图。
[0040]图8为本专利技术的一个实施例的制造工艺第八步的剖面示意图。
[0041]图9为本专利技术的一个实施例的制造工艺第九步的剖面示意图。
[0042]图10为本专利技术的一个实施例的制造工艺第十步的剖面示意图。
[0043]图11为本专利技术的一个实施例的制造工艺第十一步的剖面示意图。
[0044]图12为本专利技术的一个实施例的制造工艺第十一步的剖面示意图。
[0045]图13A为本专利技术的一个实施例的部分顶示图。其中切线A
‑
A
’
的剖面结构如图12。
[0046]图13B为图13A的顶示图中切线B
‑
B
’
的剖面结构。
[0047]图13C为图13A的顶示图中切线C
‑
C
’
的剖面结构。
[0048]图14A为图13C的结构在制造工艺中第六步的剖面示意图。
[0049]图14B为图13C的结构在制造工艺中第八步的剖面示意图。
[0050]图15A为本专利技术的另一个实施例的制造工艺第九步的剖面示意图。
[0051]图15B为本专利技术的另一个实施例的制造工艺第十步的剖面示意图。
[0052]图15C为本专利技术的另一个实施例的制造工艺第十一步的剖面示意图。
[0053]图15D为本专利技术的另一个实施例的制造工艺第十二步的剖面示意图。
本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅沟槽型场效应管器件的制造方法，其特征在于，所述的制造方法包括如下步骤：第一步:提供第一导电型衬底(200)，并在其上形成第一导电型外延层(201)；第二步:在第一导电型外延层(201)的上表面形成硬掩膜(301)和一系列的沟槽，分别为第一类沟槽(250)、第二类沟槽(251)和第三类沟槽(252)，第三类沟槽(252)的宽度要大于第一类沟槽(250)、第二类沟槽(251)的宽度；其中第一类沟槽(250)和第二类沟槽(251)在同一段沟槽内，第三类沟槽(252)位于器件最外围并且包围第一类沟槽(250)和第二类沟槽(251)；硬掩膜(301)最少包含一层刻蚀速率不同于氧化物的抗刻蚀材料；第三步：在沟槽内形成沟槽绝缘层(202)和屏蔽栅电极(203)，再沉积氧化物(211)，使第一、二类沟槽(250，251)完全填满，并使第三类沟槽(252)部分填满；第四步：形成填充材料(401)，将第三类沟槽(252)填满；第五步：去除硬掩模(301)上方的氧化物(211)和填充材料(401)，暴露硬掩模(301)，再在第二类沟槽(251)和第三类沟槽(252)及其外围的上表面形成光刻胶(402)；第六步：回刻氧化物(211)，在第一类沟槽(250)内形成极间隔离层(204)；第七步：在光刻胶(402)的保护下刻蚀硬掩膜(301)；第八步:去除光刻胶(402)和沉积在第三类沟槽(252)内的填充材料(401)；第九步:在上部的沟槽侧壁上形成栅氧化层(210)，再形成栅电极(205)；第十步:以硬掩膜(301)作为离子注入的掩模，进行离子注入；离子注入时，位于沟槽外围的掩模介质层(301)，将离子注入后形成的第二导电型掺杂体区(216)限定在系列沟槽内部；第十一步:在半导体上表面形成氧化物介质层(206)，然后在氧化物介质层上形成接触孔(207)；第一类接触孔(207)位于第二类沟槽(251)的正上方，并深入到沟槽内的屏蔽栅电极(203)中；第二类接触孔(207)位于第一类沟槽(251)或第三类沟槽(252)的正上方，深入到沟槽内的栅电极(205)中；第三类接触孔(207)位于沟槽与沟槽之间，并深入半导体中，与第二导电型掺杂区域...

【专利技术属性】
技术研发人员：伍震威，梁嘉进，单建安，
申请(专利权)人：安建科技有限公司，
类型：发明
国别省市：