耗尽型沟槽晶体管制造技术

本申请公开一种耗尽型沟槽晶体管，包括：衬底；位于所述衬底内的第一栅极；栅介质层，位于所述衬底和第一栅极之间；掺杂体区以及位于所述掺杂体区表面的源极掺杂层，所述掺杂体区和所述源极掺杂层均位于所述第一栅极外侧的衬底内；反型层，位于所述掺杂体区与所述栅介质层之间。上述耗尽型沟槽晶体管的可靠性得到提高。提高。提高。

Depletion trench transistor

【技术实现步骤摘要】
耗尽型沟槽晶体管


[0001]本申请涉及半导体
，具体涉及一种耗尽型沟槽晶体管。

技术介绍

[0002]DMOS(double diffusion metal
‑
oxide
‑
semiconductor,双扩散MOS金属氧化物场效应晶体管)主要有两种类型，分别为VDMOS(垂直双扩散金属氧化物半导体场效应管)和LDMOS(横向双扩散金属氧化物半导体场效应管。其中，VDMOS的沟道存在于沟槽的侧壁上，栅极形成于沟槽中，从源极向漏极延伸。与LDMOS晶体管结构相比，具有较低的导通电阻。
[0003]DMOS还分为增强型和耗尽型两种。以N型沟道晶体管为例，增强型MOS管在零栅偏压的情况下，不存在沟道，只有在栅偏电压大于沟道开启电压时，才能形成沟道，使得晶体管导通。而对于耗尽型晶体管，在栅极偏压为0V时，就存在沟道，晶体管处于常开状态，需要在栅极上施加负偏压，才能使得晶体管关断。耗尽型晶体管为了实现零偏压的常开状态，需要在体区内形成一反型层作为沟道。
[0004]在VDMOS结构下，形成反型层的工艺难度较大，反型层的结深、掺杂浓度的控制难度较大，形成的耗尽型VDMOS的性能还有待进一步提高。

技术实现思路

[0005]鉴于此，本申请提供一种耗尽型沟槽晶体管，以提高现有的耗尽型沟槽晶体管的可靠性。
[0006]本申请还提供一种耗尽型沟槽晶体管，包括：衬底；位于所述衬底内的第一栅极；栅介质层，位于所述衬底和第一栅极之间；掺杂体区以及位于所述掺杂体区表面的源极掺杂层，所述掺杂体区和所述源极掺杂层均位于所述第一栅极外侧的衬底内；反型层，位于所述掺杂体区与所述栅介质层之间，沿垂直于所述衬底表面的方向设置。
[0007]可选的，所述反型层位于所述源极掺杂层下方，顶部连接所述源极掺杂层。
[0008]可选的，所述反型层的底部低于所述掺杂体区的底部。
[0009]可选的，还包括第二栅极，位于所述衬底内，且位于所述第一栅极下方；第一隔离层，位于所述第二栅极和衬底之间；第二隔离层，位于所述第二栅极顶部和所述第一栅极底部之间，隔离所述第一栅极和所述第二栅极。
[0010]可选的，所述栅介质层为热氧化层。
[0011]可选的，还包括：源电极，贯穿所述源极掺杂层至所述掺杂体区；漏电极，形成于所述衬底与所述源电极相对的背面上。
[0012]可选的，还包括：图形化掩膜层，覆盖所述第一栅极以及位于所述第一栅极外围的部分源极掺杂层；所述源电极覆盖所述图形化掩膜层表面。
[0013]可选的，所述反型层的掺杂类型与所述掺杂体区的掺杂类型相反。
[0014]本申请的耗尽型沟槽晶体管具有位于掺杂体区和栅介质层之间的反型层，提供了一种新的耗尽型沟槽晶体管结构，反型层的结深可控，使得晶体管的可靠性和性能均得到
提高。
[0015]本申请的耗尽型沟槽晶体管的形成方法，通过倾斜离子注入的方式，在沟槽侧壁表面形成反型层，能够使得形成的沟槽晶体管具有较大的沟道尺寸，提高晶体管的性能。
附图说明
[0016]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0017]图1至图6是本申请一实施例的耗尽型沟槽晶体管的形成过程的结构示意图；
[0018]图7至图17是本申请另一实施例的耗尽型沟槽晶体管的形成过程的结构示意图。
具体实施方式
[0019]如
技术介绍
中所述，耗尽型VDMOS晶体管的形成过程中，由于反型层的结深、掺杂浓度等不易控制，现有技术形成的VDMOS晶体管的性能还有待进一步的提高。
[0020]为了解决上述问题，专利技术人提出一种新的耗尽型沟槽晶体管，提高对反型层的控制能力，提高最终形成的耗尽型VDMOS的性能。
[0021]下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
[0022]请参考图1至图6，为本申请一实施例的耗尽型沟槽晶体管的形成过程的结构示意图。
[0023]请参考图1，提供衬底，在所述衬底内形成第一沟槽1021。
[0024]所述衬底采用半导体材料，例如单晶硅、锗硅、碳化硅或氮化镓等，用于形成半导体器件。
[0025]该实施例中，所述衬底包括半导体衬底层101以及形成于所述半导体衬底层101表面的外延层102，采用外延工艺在所述半导体衬底层101表面。具体的，所述外延层102为的碳化硅层。
[0026]该实施例中，所述半导体衬底层101为碳化硅层，所述外延层102为单层的碳化硅层。在其他实施例中，所述外延层102还可以为多层结构，包括两种以上不同材料的外延层，例如GaN、AlN、InGaAs等半导体材料中至少两种材料层。所述半导体衬底层101与所述外延层102的材料可以相同，也可以不同。
[0027]所述衬底内根据需要可以掺杂有N型或P型离子。该实施例中，以形成N型耗尽型沟槽晶体管为例，所述衬底内掺杂有N型掺杂离子，具体的，所述半导体衬底层101为N型重掺杂(N+)，所述外延层102为N型轻掺杂，所述外延层102内的掺杂浓度小于所述半导体衬底层101的掺杂浓度，重掺杂的所述半导体衬底层101作为后续形成的晶体管的漏极。所述N型掺杂离子包括P、As或Sb离子等N型离子中的至少一种。
[0028]在其他实施例中，若形成N型沟槽晶体管，则所述衬底内可以掺杂有P型掺杂离子，
例如B、Al、Ga或In离子等P型离子中的至少一种。
[0029]通过刻蚀工艺在所述衬底内形成所述第一沟槽1021。所述第一沟槽1021的一种形成方法包括：在所述外延层102表面形成掩膜层(图中未示出)，对所述掩膜层进行图形化，形成具有开口的图形化掩膜层，所述开口的位置和尺寸限定了待形成的第一沟槽的位置和尺寸；沿所述开口刻蚀所述外延层102，形成所述第一沟槽1021。所述第一沟槽1021位于所述外延层102内，所述第一沟槽1021底部与所述半导体衬底层101之间具有一定距离，该距离的大小可以根据对于最终形成的沟槽晶体管的性能进行设置。形成所述第一沟槽1021后，去除所述图形化掩膜层。
[0030]所述第一沟槽1021可以为长条形、圆形或各种其他形状，按照实际需求可以阵列分布于所述衬底内。
[0031]请参考图2，形成填充满所述第一沟槽1021的第一介电材料层1022。
[0032]该实施例中，所述第一介电材料层的形成方法包括：采用沉积工艺，形成填充满所述第一沟槽1021以及覆盖所述外延本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种耗尽型沟槽晶体管，其特征在于，包括：衬底；位于所述衬底内的第一栅极；栅介质层，位于所述衬底和第一栅极之间；掺杂体区以及位于所述掺杂体区表面的源极掺杂层，所述掺杂体区和所述源极掺杂层均位于所述第一栅极外侧的衬底内；反型层，位于所述掺杂体区与所述栅介质层之间，沿垂直于所述衬底表面的方向设置。2.根据权利要求1所述的耗尽型沟槽晶体管，其特征在于，所述反型层位于所述源极掺杂层下方，顶部连接所述源极掺杂层。3.根据权利要求1所述的耗尽型沟槽晶体管，其特征在于，所述反型层的底部低于所述掺杂体区的底部。4.根据权利要求1所述的耗尽型沟槽晶体管，其特征在于，还包括：第二栅极，位于所述衬底内，且位于所述第一栅极下方；第一隔离层，位于所述第二栅极和衬底之间；第二隔离层，位于所述第二...

【专利技术属性】
技术研发人员：晋虎，万欣，邓辉，张辰晨，杨春益，
申请(专利权)人：嘉兴奥罗拉电子科技有限公司，
类型：新型
国别省市：