功率半导体器件制造技术

本申请公开一种功率半导体器件，所述功率半导体器件包括：第一类型掺杂的衬底；位于所述衬底内的第二类型掺杂的体区；位于所述体区内的两个第一类型掺杂区，所述第一类型掺杂区至所述体区边缘的沟道长度相同；位于相邻体区之间的衬底上的栅极结构。上述功率半导体器件的阈值电压一致性和均匀性更好。的阈值电压一致性和均匀性更好。的阈值电压一致性和均匀性更好。

【技术实现步骤摘要】
功率半导体器件


[0001]本申请涉及半导体
，具体涉及一种功率半导体器件。

技术介绍

[0002]场效应晶体管分为耗尽型MOS晶体管和增强型MOS晶体管两种，增强型场效应晶体管在栅极偏压为零时，沟道关闭；耗尽型MOSFET在栅极偏压为零时，沟道为导通状态。
[0003]对于垂直双扩散场效应晶体管(VDMOS)的制作工艺中，例如对于N沟道耗尽型VDMOS，需要在形成栅极之前，先形成P型体区和反型层之后，再形成栅极，第一类型掺杂区和体区通过两次光刻注入形成，这就会导致第一类型掺杂区和体区之间存在两次光刻之间的套准精度的影响，导致栅极两侧的沟道长度难以准确控制，导致同一个器件内元胞左右的沟道阈值电压会不同。并且，即便是形成于同一晶圆内的VDMOS器件，由于在光刻过程中，采用步进扫描曝光，晶圆内不同区域并非同时曝光，由于步进距离的偏差，不同区域内的光刻套准偏差也会由差异，导致晶圆内不同位置的器件的阈值电压也会存在差异，这就导致耗尽型产品的阈值电压分布较为离散，甚至对于同一个型号的产品，也会存在不同档的阈值电压的分布，导致产品的一致性较差。
[0004]如何实现阈值电压的精准控制和紧凑分布，是目前亟待解决的问题。

技术实现思路

[0005]鉴于此，本申请提供一种功率半导体器件，以解决现有的功率半导体器件的阈值电压分布离散的问题。
[0006]本技术的技术方案提供一种功率半导体器件，包括：第一类型掺杂的衬底；位于所述衬底内的第二类型掺杂的体区；位于所述体区内的两个第一类型掺杂区，所述第一类型掺杂区至所述体区边缘的沟道长度相同；位于相邻体区之间的衬底上的栅极结构。
[0007]可选的，所述栅极结构与两侧的所述体区内的第二类型掺杂区存在交叠。
[0008]可选的，所述交叠长度为0～0.7μm。
[0009]可选的，所述沟道表面形成有反型层。
[0010]可选的，还包括位于同一体区内的两个第一类型掺杂区之间的第二类型掺杂区。
[0011]可选的，还包括：连接所述第一类型掺杂区和第二类型掺杂区的导电结构。
[0012]可选的，所述第二类型掺杂区的掺杂浓度大于所述第二类型掺杂的体区的掺杂浓度，以降低所述第二类型掺杂区与第一类型掺杂的衬底之间的第二类型掺杂区域的电阻。
[0013]可选的，所述第一类型掺杂为N型掺杂，所述第二类型掺杂为P型掺杂。
[0014]可选的，还包括：位于所述衬底的与所述栅极结构所在表面相对的另一表面上的漏极连接层。
[0015]可选的，所述衬底包括第一类型掺杂的外延层，所述体区位于所述外延层内。
[0016]本申请的功率半导体器件的栅极结构两侧的沟道区域长度相同，使得无论是单个功率半导体器件内各元胞的阈值电压，还是同一晶圆内不同功率半导体器件的阈值电压，
均相同或接近(考虑其他工艺误差)，使得相同型号的功率半导体器件的阈值电压分布集中。
附图说明
[0017]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0018]图1a至图1d是现有技术中的功率半导体器件的形成过程的结构示意图；
[0019]图2至图10为本技术的实施例的功率半导体器件的形成过程的结构示意图。
具体实施方式
[0020]如
技术介绍
中所述，现有技术中形成的功率半导体器件会出现阈值电压分布离散的问题。
[0021]请参考图1a至图1d，为一种形成功率半导体器件过程的结构示意图。
[0022]请参考图1a，在衬底10表面通过光刻形成具有开口12的图形化光刻胶层11后，沿所述开口12进行离子注入后形成第二类型掺杂区13；
[0023]请参考图1b，通过热退火处理，使得所述第二类型掺杂区13内掺杂离子扩散并激活，形成体区14，并在所述衬底10表面形成反型层15。
[0024]请参考图1c，在相邻体区14之间的衬底10表面，通过光刻刻蚀工艺形成栅极结构16，在栅极结构16之间的体区表面形成第二掩膜层17，沿所述第二掩膜层17和栅极结构16对所述体区14内进行第一类型离子注入，形成第一类型掺杂区18。
[0025]请参考图1d，去除所述第二掩膜层17，对所述第一类型掺杂区18内离子进行激活和扩散。由于各个第一类型掺杂区18的横向扩散速率一致，因此，扩散后位于栅极结构16下方的长度相同。第一类型掺杂区18与体区14边缘之间位于栅极结构16下方的区域为沟道区域。
[0026]第一类型掺杂区18与体区14之间存在光刻对位偏差，所述光刻对位偏差会导致位于栅极结构16两侧体区14位于栅极结构16下方的长度不同，最终导致栅极结构16两侧沟道19a和19b的长度不同，沟道阈值电压不同。
[0027]为解决上述问题，本技术提供一种新的功率半导体器件及其形成方法。
[0028]下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
[0029]请参考图2至图10，为本技术一实施例的功率半导体器件的形成过程的结构示意图。
[0030]请参考图2，提供衬底100。
[0031]所述衬底100为半导体衬底，可以为硅、锗或锗硅等半导体材料。具体的，所述衬底100可以为第一类型掺杂的单晶硅衬底，或者所述衬底100还可以包括第一类型掺杂的外延
层。该实施例中，所述衬底100包括半导体基底101以及形成于所述半导体基底101表面的第一类型掺杂的外延层102。本领域技术人员可以根据功率半导体器件的性能需求，选择合适结构、材料以及掺杂浓度的所述衬底100。
[0032]该实施例中，所述第一类型掺杂为N型掺杂，第二类型掺杂为P型掺杂；在其他具体实施方式中，所述第一类型掺杂还可以为P型掺杂，所述第二类型掺杂为N型掺杂。所述N型掺杂的掺杂离子可以为Ph、As或Td中的至少一种，所述P型掺杂的掺杂离子可以为B、BF2、Al、In或Ga中的至少一种。
[0033]该实施例中，所述衬底100包括N型重掺杂的半导体基底101，以及位于所述半导体基底101表面的N型轻掺杂的外延层102。
[0034]请参考图3，在所述衬底100的外延层102表面形成具有第一开口202的第一图形化掩膜层201，沿所述第一开口202对所述衬底100进行第一离子注入，形成第二类型掺杂注入区203。
[0035]所述第一图形化掩膜层201采用硬掩膜材料，例如氧化硅、氮化硅、氮氧化硅、无定型碳等硬质掩膜材料。所述第一图形化掩膜层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率半导体器件，其特征在于，包括：第一类型掺杂的衬底；位于所述衬底内的第二类型掺杂的体区；位于所述体区内的两个第一类型掺杂区，所述第一类型掺杂区至所述体区边缘的沟道长度相同；位于相邻体区之间的衬底上的栅极结构。2.根据权利要求1所述的功率半导体器件，其特征在于，所述栅极结构与两侧的所述体区内的第一类型掺杂区存在交叠。3.根据权利要求2所述的功率半导体器件，其特征在于，所述交叠长度为0～0.7μm。4.根据权利要求1所述的功率半导体器件，其特征在于，所述沟道表面形成有反型层。5.根据权利要求1所述的功率半导体器件，其特征在于，还包括位于同一体区内的两个第一类型掺杂区之间的第二类型掺杂区。6.根据权利要求5所述的功率半导...

【专利技术属性】
技术研发人员：晋虎，
申请(专利权)人：嘉兴奥罗拉电子科技有限公司，
类型：新型
国别省市：