一种屏蔽栅沟槽MOSFET及其制作方法技术

本发明专利技术实施例公开了一种屏蔽栅沟槽MOSFET及其制作方法。该屏蔽栅沟槽MOSFET，包括：N+衬底；设置于N+衬底一侧的N

A shielded gate trench MOSFET and its fabrication method

【技术实现步骤摘要】
一种屏蔽栅沟槽MOSFET及其制作方法


[0001]本专利技术实施例涉及半导体
，尤其涉及一种屏蔽栅沟槽MOSFET及其制作方法。

技术介绍

[0002]现有技术中，屏蔽栅沟槽金属氧化物半导体场效应晶体管(Split Gate Trench Metal Oxide Semiconductor Field Effect Transistor，SGT MOSFET)是通过沟槽内形成屏蔽介质层(通常为氧化层)来实现电荷平衡，源漏击穿电压越高，需要的屏蔽介质层就越厚。然而，目前SGT器件的主流设计，为了获得更低的单位面积导通电阻，需要尽量缩小元胞尺寸，沟槽的宽度变得越来越小，从而在沟槽内很难形成厚的介质层，无法进一步提高源漏击穿电压，限制了SGT MOSFET器件性能的提升。

技术实现思路

[0003]本专利技术提供一种屏蔽栅沟槽MOSFET及其制作方法，以实现N
‑
外延层内部的电荷平衡，提高器件源漏的击穿电压，进而提升器件的性能。
[0004]根据本专利技术的一方面，提供了一种屏蔽栅沟槽MOSFET，该屏蔽栅沟槽MOSFET包括：
[0005]N+衬底；
[0006]设置于所述N+衬底一侧的N
‑
外延层；
[0007]所述N
‑
外延层内设置有屏蔽沟槽和P型掺杂层，所述屏蔽沟槽内设置有第一氧化层以及屏蔽多晶硅；其中，所述P型掺杂层为位于所述屏蔽沟槽的底部和侧壁的N
‑
外延层掺杂后形成的膜层，所述第一氧化层设置于所述屏蔽沟槽和所述屏蔽多晶硅之间。
[0008]可选地，屏蔽栅沟槽MOSFET还包括：
[0009]设置于N+衬底远离所述N
‑
外延层一侧的漏极金属层；
[0010]设置于所述N
‑
外延层远离所述N+衬底一侧的N+源区和P
‑
阱区，所述N+源区设置于所述P
‑
阱区远离所述N+衬底的一侧；所述P
‑
阱区设置有栅沟槽，所述栅沟槽贯穿所述N+源区和P
‑
阱区延伸至所述N
‑
外延层中；所述栅沟槽内设置有第二氧化层和多晶硅栅极，所述第二氧化层设置于所述栅沟槽和所述多晶硅栅极之间；
[0011]设置于所述N
‑
外延层远离所述P
‑
阱区一侧的介质层，设置于所述介质层远离所述N
‑
外延层一侧的源极金属层，所述源极金属层分别与所述P
‑
阱区和所述N+源区连接。
[0012]可选地，所述栅沟槽宽度包括0.5～2.5um，所述屏蔽沟槽宽度包括0.4～2.4um，所述栅沟槽深度包括0.6～1.5um，所述屏蔽沟槽深度包括1um～6um，所述P型掺杂层的厚度包括0.1～0.5um。
[0013]可选地，所述P型掺杂层的掺杂材料包括硼或铝。
[0014]根据本专利技术的另一方面，提供了一种屏蔽栅沟槽MOSFET的制作方法，该制作方法包括：
[0015]提供一N+衬底；
[0016]在所述N+衬底一侧形成N
‑
外延层；
[0017]在所述N
‑
外延层内形成屏蔽沟槽，对位于所述屏蔽沟槽的底部和侧壁的N
‑
外延层进行掺杂形成P型掺杂层；
[0018]在所述屏蔽沟槽内形成第一氧化层以及屏蔽多晶硅；其中，所述第一氧化层设置于所述屏蔽沟槽和所述屏蔽多晶硅栅极之间。
[0019]可选地，在所述N
‑
外延层形成屏蔽沟槽和位于所述屏蔽沟槽内的P型掺杂层，包括：
[0020]在所述N
‑
外延层形成屏蔽沟槽；
[0021]沿第一方向、第二方向和第三方向分别对所述屏蔽沟槽的侧壁和底部进行P型杂质的注入；其中，所述第一方向、所述第二方向和所述第三方向不同；
[0022]进行高温退火处理形成P型掺杂层。
[0023]可选地，所述第一方向和所述第二方向与所述N
‑
外延层法线之间的夹角大于0
°
，且小于或等于30
°
，所述第三方向与所述N
‑
外延层法线平行。
[0024]可选地，所述P型杂质包括硼或铝，注入剂量包括10
12
～10
15
个/cm2，注入能量包括10Kev～120Kev。
[0025]可选地，在所述N
‑
外延层形成屏蔽沟槽之前还包括：
[0026]在所述N
‑
外延层形成栅沟槽；
[0027]在所述栅沟槽表面形成第三氧化层，其中，所述第三氧化层覆盖所述栅沟槽的侧壁和所述N
‑
外延层远离所述N+衬底的表面；
[0028]在所述N
‑
外延层形成屏蔽沟槽，包括：
[0029]刻蚀所述栅沟槽的底部形成所述屏蔽沟槽；
[0030]进行高温退火处理形成P型掺杂层之后还包括：去除所述第三氧化层；
[0031]在所述屏蔽沟槽内形成第一氧化层以及屏蔽多晶硅之后还包括：
[0032]在所述栅沟槽内形成第二氧化层和多晶硅栅极，其中，所述第二氧化层设置于所述栅沟槽和所述多晶硅栅极之间；
[0033]对所述N
‑
外延层远离所述衬底的一侧进行掺杂形成N+源区和P
‑
阱区，所述N+源区设置于所述P
‑
阱区远离所述N+衬底的一侧；
[0034]在所述N
‑
外延层远离所述P
‑
阱区的一侧形成介质层；
[0035]在所述介质层远离所述N
‑
外延层的一侧形成源极金属层，所述源极金属层分别与所述P
‑
阱区和所述N+源区连接；
[0036]在N+衬底远离所述N
‑
外延层的一侧形成漏极金属层。
[0037]可选地，所述高温退火处理的温度包括800℃～1000℃。
[0038]本实施例的技术方案通过对屏蔽沟槽的底部和侧壁的N
‑
外延层20进行掺杂形成P型掺杂层，解决了现有技术中因沟槽尺寸减小，沟槽内介质层厚度增加困难使得源漏击穿电压的提升受到限制的问题，不受沟槽尺寸缩小及沟槽内介质层厚度的限制，能够极大的提高器件源漏的击穿电压，从而在相同的击穿电压水平下达到提高N
‑
外延层的掺杂浓度，减小单位面积导通电阻，实现N
‑
外延层内部的电荷平衡，进而提升器件的性能。
[0039]应当理解，本部分所描述的内容并非旨在标识本专利技术的实施例的关键或重要特征，也不用于限制本专利技术的范围。本专利技术的其它特征将通过以下的说明书而变得容易理解。
附图说明
[0040]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅沟槽MOSFET，其特征在于，包括：N+衬底；设置于所述N+衬底一侧的N
‑
外延层；所述N
‑
外延层内设置有屏蔽沟槽和P型掺杂层，所述屏蔽沟槽内设置有第一氧化层以及屏蔽多晶硅；其中，所述P型掺杂层为位于所述屏蔽沟槽的底部和侧壁的N
‑
外延层掺杂后形成的膜层，所述第一氧化层设置于所述屏蔽沟槽和所述屏蔽多晶硅之间。2.根据权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于，还包括：设置于N+衬底远离所述N
‑
外延层一侧的漏极金属层；设置于所述N
‑
外延层远离所述N+衬底一侧的N+源区和P
‑
阱区，所述N+源区设置于所述P
‑
阱区远离所述N+衬底的一侧；所述P
‑
阱区设置有栅沟槽，所述栅沟槽贯穿所述N+源区和P
‑
阱区延伸至所述N
‑
外延层中；所述栅沟槽内设置有第二氧化层和多晶硅栅极，所述第二氧化层设置于所述栅沟槽和所述多晶硅栅极之间；设置于所述N
‑
外延层远离所述P
‑
阱区一侧的介质层，设置于所述介质层远离所述N
‑
外延层一侧的源极金属层，所述源极金属层分别与所述P
‑
阱区和所述N+源区连接。3.根据权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于，所述栅沟槽宽度包括0.5～2.5um，所述屏蔽沟槽宽度包括0.4～2.4um，所述栅沟槽深度包括0.6～1.5um，所述屏蔽沟槽深度包括1um～6um，所述P型掺杂层的厚度包括0.1～0.5um。4.根据权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于，所述P型掺杂层的掺杂材料包括硼或铝。5.一种屏蔽栅沟槽MOSFET的制作方法，其特征在于，包括：提供一N+衬底；在所述N+衬底一侧形成N
‑
外延层；在所述N
‑
外延层内形成屏蔽沟槽，对位于所述屏蔽沟槽的底部和侧壁的N
‑
外延层进行掺杂形成P型掺杂层；在所述屏蔽沟槽内形成第一氧化层以及屏蔽多晶硅；其中，所述第一氧化层设置于所述屏蔽沟槽和所述屏蔽多晶硅栅极之间。6.根据权利要求5所述的制作方法，其特征在于，在所述N

【专利技术属性】
技术研发人员：张伟，田甜，张小兵，廖光朝，
申请(专利权)人：深圳云潼科技有限公司，
类型：发明
国别省市：