一种锁相环电路，用于从输入信号抽取时钟分量并产生锁相时钟信号。锁相环电路检测输入信号的部分损失并保持作为该电路一个部件的低通滤波器的输入信号为“０”。当检测输入信号的部分损失时，可距原采用信号很远地控制时钟信号。因此，可在抽取到正常的时钟信号后加快ＰＬＬ的同步操作。（*该技术在2017年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及一种锁相环(PLL)电路和用PLL电路提供的时钟信号再生数据的信号再生装置。当再生在光盘、磁盘或磁带等记录介质上记录的数字数据时，必须产生一个再生时钟，也就是所谓信道时钟，用于从记录介质的读出信号中抽出信道位。为了产生时钟，一般采用PLL电路。这样PLL电路可采用模拟型式或数字型式。数字PLL电路基本上具有如附图说明图1所示的结构。图1中，以从记录介质读出的信号输入给输入端101，该信号例如是称为EFM(8-14调制)的信号。EFM是被CD(小型盘)采用的一种调制系统，它根据预定的调制规则将8位数据调制成14信道的位。该调制的EFM信号包括在3T-11T范围内的反相间隔(中间-边缘间隔)，这里T是信道位周期且包含信道时钟分量。构成数字PLL电路使其具有相位比较器102，从输入端101输入信号；低通滤波器(LPF)103；和可变频率振荡器(VFO)104。将VFO104的输出作为105端的PLL输出时钟PLCK，并将它返送到相位比较器102。对于模拟型的PLL，VFO通常采用压控振荡器(VCO)；而对于数字型PLL，VFO则安排一振荡器使其根据输入相位误差信息来改变其分频比，比如数据振荡器(NCO)。在上述装置中，相位比较器102将PLL输出时钟PLCK与输入信号进行比较。然后，将比较结果送到数字LPF103，通过它取出与相位差对应的直流(dc)信号。根据该相差信号来控制VFO104的振荡频率，使得出的PLL输出时钟PLCK与输入信号(比如EFM信号)的信道时钟同步。将相位比较器102安排成例如图2中所示那样。将输入端101上的输入信号(比如，EFM信号)送到与第二级寄存器122和异门123串联的第一级寄存器。将从寄存器121的输出送给寄存器122和异门123及124。将来自寄存器122的输出输入给异门124。寄存器121和122是根据来自105端的PLL输出时钟PLCK驱动的。将由反相器125给出的反相时钟PLCK输入给寄存器122。将异门123的输出送给相差计数器126的起动端EN。同时，将123门的输出经反相器128反相后送给负载控制端LD。将相差计数器126的输出送到相位寄存器127。相差计数器126和相位寄存器127是根据106端送来的主时钟MCK驱动的。将异门124的输出送到相位寄存器127的时钟端作为相位寄存器时钟。通过107端从相位寄存器127取出相差数据，然后送到LPF103。以下将参照图3A-3F所示的信号分量波形来描述图2所示相位比较器的工作。当101端输入图3A中所示的EFM信号而105端输入图3B中所示的PLL输出时钟PLCK时，异门123在EFM信号的上升时刻t1与PLL输出时钟PLCK的上升时刻t2之间输出“H”(高电平“1”)信号，此期间相差计数器126继续其计数工作，然后输出如图3D中所示的计数信号。异门124输出的信号如图3E中所示，在PLL输出时钟PLCK的上升时刻t2与下降时刻t3之间保持为高电平。在图3E中所示的上升时刻t2，将相差计数器126的输出输入给相位寄存器127，使相位寄存器127的输出如图3F中所示在t2时刻进行转变。对相差计数器126初始化时从108端装入的初始数据值要使得当相位误差为“0”时计数器输出值标记为“0”。具体说，将该值向负侧偏移一个与PLL输出时钟PLCK的半周期对应的计数值。通常将供给106端的主时钟MCK的频率设置为PLL输出时钟频率的几倍或更高。将来自图2所示相位比较器的107端的相差数据送到图4所示的数字LPF中。图4中所示的数字LPF具有输入一侧的寄存器131以及寄存器132及133。即，将通过107端供给的相差数据通过寄存器131送给寄存器132和加法器136。然后，将寄存器132的输出乘一个来自135端的系数，然后将结果送给加法器136。加法器136的输出送给加法器137，其输出通过寄存器133后，通过乘法器138乘上一个来自139端的系数，然后将乘得的结果馈给加法器137，通过140端取出寄存器133的输出，作为LPF的输出。这些寄存器131、132和133是由来自110端的滤波器时钟驱动的。这个时钟对应于，比如，PLL输出时钟PLCK的两个边缘。数字LPF取出相差数据的低通分量，或称为dc分量，然后将它加到图1中所示的VFO104作为控制电压。若在记录介质上比如盘上由于损伤或指纹造成某些缺陷时，可使从介质上读出的EFM信号的边缘下降几百微秒。图2中所示相位比较器的相位寄存器127检测由寄存器121和122输入的EFM信号的边缘，并作为时钟信号更新相位数据，从而避免了输入信号的边缘降落，以更新相位寄存器127的相差数据。结果，在输入信号边缘降落之前的相差数据保持原状。缺陷附近降低的信号电平其边缘不能接受通常的检测，因此，很可能大大地干扰了相差计数器126的输出和相位寄存器输出的相差数据。因此，图1所示LPF长时间输入了一个离中心值有很大偏移的值，从而在其内部保持了一个很大的直流(dc)值和提供了一dc值。结果，使图1所示VFO104的振荡频率大大偏离了中心值。接着，使光拾取器离开介质缺陷处，故可适当地获得EFM信号的边缘。然后，PLL电路执行同步(pulling)操作。因为LPF有很大的时间常数，所以PLL电路的缺点是，如果将dc值储存在滤波器中，则相位的同步需要很长时间。本专利技术可克服上述缺点。本专利技术的目的是提供一种PLL电路和一种信号再生装置，当长时间不能检测到输入信号的边缘时，可避免在滤波器中储存大的dc值，在可检测到输入信号的边缘后可使PLL很快进入同步。根据本专利技术的一个方面，一锁相环电路包括相位比较器，将输入信号的相位与产生的时钟信号比较；低通滤波器，用于抽出从相位比较器来的相差信号的低通信号；可控振荡器，根据低通滤波器抽出的低通信号可变地调整振荡频率；输出装置，从可控振荡器提供输出，作为产生的时钟信号；缺陷检测器，用于检测输入信号的部分损失；控制器，在缺陷检测器给出输入信号部分损失的检测间隔期间，控制对通滤波器输入的相差信号使之为“0”。图1是通常的PLL电路的方框图；图2是通常的相位比较器内部结构的方框图；图3A是输给PLL电路的EFM信号的时间曲线；图3B是PLCK信号的时间曲线；图3C是异门123输出信号的时间曲线；图3D是相差计数器126输出信号的时间曲线；图3E是异门124输出信号的时间曲线；图3F是相差寄存器127输出信号的时间曲线；图4是图1所示低通滤波器103内部结构的方框图；图5是应用本专利技术的PLL电路的方框图；图6是应用本专利技术的图5所示低通滤波器103内部结构的方框图；图7是应用本专利技术的图5所示低通滤波器103另一内部结构的方框图；图8是应用该PLL电路的再生装置总体结构的方框图。下面，参照附图描述本专利技术最佳实施例的PLL电路。图5示出本专利技术最佳实施例的PLL电路。图5中，数字101代表输入端，输入从记录介质上读出的EFM信号。该PLL电路具有相位比较器102，输入来自输入端101的EFM信号；LPF(低通滤波器)103；和VFO(可变频率振荡器)104。通过105端取出来自VFO104的输出作为PLL输出时钟PLCK，并通过反馈环路送给相位比较器102。本文档来自技高网...
【技术保护点】
一种锁相环电路，包括： 用于将输入信号与产生的时钟信号的相位进行比较的装置； 用于从所述相位比较装置输出的相差信号中抽取低通信号的装置； 根据所述低通抽取装置抽取的所述低通信号改变振荡频率的装置；和 用于将所述可改变振荡频率的控制装置的输出作为所述产生的时钟信号而提供的装置； 还包括： 用于检测所述输入信号的部分损失的装置；和 控制装置，用于在所述检测装置检测所述输入信号损失期间，将输入到所述低通抽取装置的所述相差信号控制为“０”。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：安藤亮，
申请(专利权)人：索尼公司，
类型：发明
国别省市：JP[日本]
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