本发明专利技术提供了涉及延迟电路的装置和方法。一种电子系统，包括被配置成测量延迟并根据测得的延迟产生经过同步的信号的延迟均衡电路。该延迟均衡电路可以被配置成检测溢出状态并且通过例如施加溢出信号做出相应的响应。此外，该延迟均衡电路可以被进一步或者另外被配置成检测对延迟的成功测量，并通过例如执行功率节省和／或噪声降低过程来做出响应。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术一般地涉及电子电路。
技术介绍
很多电子设备使用时钟信号来协调部件的工作。例如，使用同步动态随机访问存储器(synchronous dynamic random access memories，SDRAM)的电子系统通常将SDRAM输出与系统时钟协调。因此，大多数的SDRAM以及其他部件接收系统时钟，用于使SDRAM的工作与系统中的其他部件同步。但是，时钟偏移(skew)扰乱了系统时钟和SDRAM输出信号之间的协调。时钟偏移是外部提供的系统时钟信号和产生输出信号的SDRAM输出电路所使用的信号之间的延迟。有多种原因可以造成时钟偏移，这些原因包括和时钟输入缓存器、驱动器以及其他阻-容电路元件相关的延迟。几个解决方案能够修正时钟偏移，以使系统时钟和SDRAM时钟协调。例如，一些系统使用延迟锁定环(delay-locked loops，DLL)或者锁相环(phase-locked loops，PLL)把SDRAM输出数据锁定到系统时钟信号。但是，DLL和PLL需要相对较长的时间锁定到输入信号上。而且，温度和电压变化可能降低DLL和PLL的性能。同步延迟电路是另一种流行的延迟均衡(deskewing)解决方案，例如时钟同步延迟(clock-synchronized delay，CSD)电路和同步镜像延迟(synchronizedmirror delay，SMD)电路。同步延迟电路一般提供了比DLL和PLL更快的锁定性能。例如，常规的SMD电路可以在两个周期内锁定到输入信号；常规的CSD电路能够在单个周期内锁定到输入信号。参考图1，常规的CSD电路100包含用于接收系统时钟信号并将其提供给延迟监视电路104的输入缓存器102，锁存器106和可变延迟线108。延迟监视电路104把所需延迟插入到信号中，并把经过延迟的输入信号提供给测量延迟线110。测量延迟线110测量来自延迟监视电路104的经过延迟的信号与系统时钟之间的差别。测得的延迟被传送到锁存器106。可变延迟线108读取锁存器106，并且可变延迟线108产生一个信号，该信号的延迟与测量延迟线110测得的延迟相同。然后，来自可变延迟线108的信号被提供给时钟驱动电路112以便放大和分配该经过同步的信号。测量延迟线110适宜通过经一系列的级接收输入信号来测量延迟，其中每一级产生一个指示特定的级是否和测得的延迟对应的单比特信号。例如，参考图2，测量延迟线110可以包含一系列的级210，每一级包含与非门212和反相器214。每一级210给锁存器106提供一个指示延迟是否已经由级210成功测得的信号。参考图3，锁存器106接收一个数字字(digital word)。给锁存器106提供了被称为入口点310的第一个逻辑HIGH信号的级210成功地测得了延迟。在一些应用，例如便携式的由电池驱动的设备中，同步延迟电路可能消耗过多的功率和/或产生噪声。额外的功率消耗和噪声产生是由不必要地翻转的数字延迟元件部分所导致的。而且，单个同步延迟电路可能被用来在很多不同的频率下进行同步。对于特别缓慢的频率，同步延迟电路的采样频率可能如此之高，以至于所有的采样都在输入信号的第一个脉冲到达之前进行了，导致溢出状态。换句话说，同步延迟电路不能测量超过特定界限的延迟。
技术实现思路
根据本专利技术的各个方面的一种电子系统包括延迟均衡电路。延迟均衡电路被配置成测量延迟，并根据测得的延迟产生经同步的信号。此外，延迟均衡电路被配置为检测溢出状态并做相应的响应，例如通过发出溢出信号。而且，延迟均衡电路可以被进一步或者另外被配置成检测延迟的成功测量，并通过例如执行功率节省和/或噪声降低过程来做出响应。附图说明通过结合附图查阅说明书和权利要求中所描述的非限制性实施例，本专利技术另外的方面是清晰的，附图中同样的数字代表同样的元件。图1是常规的CSD电路。图2是常规的测量延迟电路。图3是常规的寄存器。图4是根据本专利技术的各个方面的电子系统的方框图。图5是示范性同步延迟电路的方框图。图6是示范性工作控制电路的原理图和方框图。图7是示范性工作过程的流程图。图8A-8B是示范性填充电路的原理图。图9是另一示范性填充电路的原理图。图10是另一示范性填充电路的原理图。图11是示范性时钟选择电路的原理图。图12是另一示范性时钟选择电路的原理图。为了简洁和清晰绘出了图中的元件，不一定是按比例绘制的。例如，为了提高对本专利技术的实施例的理解，图中的一部分元件的尺寸相对于其他元件可能有所放大。具体实施例方式可以根据功能性部件和步骤对本专利技术的各个方面和特征进行描述。这样的功能性部件和步骤可以由被配置成执行规定功能的任何数量的元件和/或步骤来实现。例如，本方法和装置可以采用电子、信令和逻辑元件，如锁存器、寄存器、延迟线和逻辑门，它们在各种实施例、应用和环境中可以执行各种功能。此外，可以结合任何数量的过程和系统实践本方法和装置，并且所描述的这些装置和方法仅仅是本专利技术的示范性应用。另外，本方法和装置可以采用任何数量的常规或者其他性质的技术来放置、使用、制造等。一种根据本专利技术的各个方面的电子系统包括多个与延迟测量电路协同工作的部件。这些部件可以包含使用延迟测量电路的任何部件，例如单块板子上的多个集成电路和电子部件，单个集成电路中的各种元件，计算机系统的各种部件，或者任何其他的部件。例如，参考图4，示范性电子系统400适宜包含处理器410、存储器412和时钟发生器414。处理器410根据程序控制电子系统400。例如，处理器410可以包含常规的中央处理单元，如英特尔奔腾(Pentum)处理器或者先进微器件公司的速龙(Athlon)处理器。时钟发生器414产生系统时钟信号，并把系统时钟信号提供给电子系统400的各种部件，例如处理器410和存储器412。时钟发生器414可以包含用于产生系统时钟信号的任何系统，如使用石英晶体的常规定时器件。存储器412储存信息，用于随后的检索。存储器412可以包含任何适当的存储器、存储器系统或储存设备或系统。例如，存储器412可以包含包括存储器控制器、多个存储器芯片和相关的逻辑和电路在内的存储器子系统。在本实施例中，存储器412包含SDRAM，例如可从美商美光科技公司(MicronTechnology，Inc)获得的DDR SDRAM。存储器412包括延迟均衡电路416。在本实施例中，延迟均衡电路416被集成到SDRAM中，尽管延迟均衡电路416也可以被集成到存储器412的其他部件中，或者作为单独的电路来实现。根据本专利技术的各个方面的延迟均衡电路416用来同步第一信号和第二信号。具体来说，延迟均衡电路416可以被配置成使内部时钟信号或数据信号与以时钟发生器414所产生的系统时钟信号为例的外部时钟信号同步。延迟均衡电路416也可以被配置成初始化另一部件，例如一个延迟锁定环。延迟均衡电路416可以包含任何合适的延迟均衡电路，例如延迟锁定环(DLL)、锁相环(PLL)、同步镜像延迟电路、时钟同步延迟电路(CSD)，或者任何其他的延迟均衡电路或这些电路的适当组合。在本实施例中，延迟均衡电路416包含CSD电路，该电路也被称为测量控制延迟电路。例如，参考图5，根据本专利技术的各个方面的CSD电路500包含延迟监视电路510；本文档来自技高网...
【技术保护点】
一种存储器，包含：延迟测量电路，它被配置成接收输入信号并产生经过测量的延迟信号；和工作控制电路，它被配置成接收所述经过测量的延迟信号和执行下列（ａ）和（ｂ）中的至少一个：（ａ）在所述经过测量的延迟信号中检测溢出状态，和（ｂ） 在所述经过测量的延迟信号中检测入口点并根据对所述入口点的检测终止信号。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：林峰，泰勒J戈姆，
申请(专利权)人：米克罗恩技术公司，
类型：发明
国别省市：US[美国]
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