存储器和用于控制访问该存储器的自适应定时系统技术方案

一种根据本发明专利技术的各个方面的存储器系统和方法包括存储器和用于控制访问所述存储器的自适应定时系统。自适应定时系统捕捉数据信号中的数据有效窗（ＤＶＷ）中的数据。在一个实施例中，自适应定时系统包括用于在ＤＶＷ的中点处对数据信号进行采样的延迟电路。自适应定时系统也可以包括用于识别ＤＶＷ的中点是否与ＤＶＷ的实际中点相对应并且相应地调整延迟电路的识别电路。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及存储器设备、方法、以及系统，更特别地，涉及存储器访问的定时。
技术介绍
很多电子设备和虚拟的每一个计算机都包括用来存储信息的存储器。对于临时的存储来说，很多系统使用高速存取的和低成本的随机存取存储器(RAM)。随着计算机和其它电子系统的发展，几种类型的RAM和其它的存储器设备已经被开发了并将继续被开发。为了利用存储器来存储和检索(retrieve)信息，由数据源设备来在多个数据线上给定数据。在纯粹的同步系统中，数据输出和捕捉涉及到公共自由运行系统时钟。但是，当输出存取时间(output access time)和飞行时间(flight time)的总和接近比特时间(数据速率的倒数时，达到诸如系统的最大数据速率。虽然为早期的数据发送和/或后来的数据捕捉而产生的延迟时钟允许增加的数据速率，但是如此的技术没有解决数据有效窗(DVW，或数据眼)，例如，由于温度、电压、或负载中的变化而相对于任何固定时钟信号的移动。很多的存储器，诸如各种双倍数据率同步动态RAM(DDRSDRAM)，与数据选通脉冲(strobe)相结合来进行操作，以便当数据线上的数据最可能有效时，来进行存储器存取。数据选通脉冲是由正在驱动数据信号的设备(用于写操作的存储器控制器、用于读取操作的存储器)所驱动的非自由运行信号。对于读取操作来说，数据选通脉冲信号是与数据信号边缘对齐(edge-align)的，使得存储器通过使用同样的内部时钟信号来给定所有的数据和数据选通脉冲。结果是，以标称的相同时间来产生数据信号和数据选通脉冲信号。但是，传统的存储器没有产生在DVW的中间的数据选通脉冲。因此，一种用于读取存储器的外部系统传统上延迟了读取数据线，直到有效数据出现在数据线上为止。存储器控制器传统上被配置成将所接收的选通脉冲延迟到DVW的中心。很多存储器系统通过使用延迟锁相环(DLL)电路来对存储器存取进行同步，以便在数据选通脉冲之后产生合适的延迟。但是，DLL电路占用已经拥挤的集成电路中的很大的区域。在质量控制的测试部件中，使用选通脉冲和DLL电路也表现出困难。另外，很多系统使用用于控制几个不同的和独立的存储器模块的存储器控制器。此外，为了为每一个存储器模块插入合适的延迟，存储器控制器时常包括专用于每一个存储器模块的从属DLL电路和用于控制从属DLL电路的操作的主DLL电路。每一个额外的DLL电路需要集成电路中的额外的区域，因此趋向于增加存储器系统的大小、成本、功耗、以及复杂性。由于附加了其每一个都与总线上的一个或多个字节相关联的多个主DLL电路而使问题恶化了。
技术实现思路
一种根据本专利技术的各个方面的存储器系统和方法包括存储器和用于控制访问所述控制器的自适应定时系统。自适应定时系统捕捉数据信号中的数据有效窗(DVW)中的数据。在一个实施例中，自适应定时系统包括用于在DVW的中点处对数据信号进行采样的延迟电路。自适应定时系统也可以包括用于识别DVW的中点是否与DVW的实际中点相对应并且相应地调整延迟电路的识别电路。附图说明通过附图中的例子而不是限制的方法来描述了本专利技术，其中相同的参考标号指示相同的元件，其中图1是根据本专利技术的各个方面的电子系统的方框图；图2是存储器系统的方框图；图3表示时钟信号、互补(complementary)时钟信号、以及多个数据信号的信号波形；图4是自适应定时系统的方框图；图5是校准处理(calibration process)的流程图；图6是定时调整处理的流程图。为了简单明了地说明图中的元件和连接关系，而已经没有必要按比例来画出图中的元件和连接关系。例如，图中的一些元件的尺寸可以相对于其它的元件而被扩大，以帮助增进对本专利技术的实施例的理解。具体实施例方式本专利技术的宗旨是特别适用于与使用诸如SDRAM的存储器元件的电子系统相连接中的使用。结果是，在那个上下文中描述了本专利技术的优选示范性实施例。但是，应该认识到，如此的描述不是对本专利技术的使用或应用性的限制，相反而是提供了使得能够对示范性实施例的全面和完整的描述。参照图1，根据本专利技术的各个方面的电子系统100可以包括处理器102、存储器系统104、以及数据源和/或目的地106。电子系统100包括使用存储器的系统，诸如传统的个人计算机系统。但是，电子系统100可以包括任何适当的电子系统，诸如通信系统、计算系统、娱乐系统(entertainmentsystem)、控制系统、便携式电子设备、音频元件、或工厂控制系统，并且各种元件可以根据特定的系统和环境而不同。处理器102通常控制电子系统的操作，和可以包括任何合适的处理器或控制器，诸如英特尔、德州仪器、或高级微设备公司(Advanced Micro Devices)微处理器。在用于发送和/或接收数据的电子系统100中，数据源和/或目的地106可以包括任何适当的元件，该元件包括传统的外设，诸如硬盘驱动器、光学存储系统、磁带存储系统、打印机、显示器、键盘、跟踪设备等。数据源/目的地106是说明性的元件，该元件可以主要为数据源(诸如键盘或传感器)、数据目的地(诸如显示器或扬声器)、两者(诸如硬盘驱动器或收发机)。存储器系统104包括用于存储数据的存储系统。存储器系统104可以包括用于在存储器系统104和数据源/目的地106或处理器102之间存储数据和传送数据的任何适当的存储器系统。参照图2，在本实施例中，存储器系统104包括一个或多个存储器模块210A、B和存储器控制器212。存储器模块210可以包括用于存储数据的任何系统，诸如传统的ROM、SRAM、DRAM、SDRAM、或任何其它的适当的存储系统。在本实施例中，存储器模块210包括来自Micron的DDR SDRAM，诸如Micron MT46V64M4 256Mb DDR SDRAM。存储器控制器212控制对存储器模块210的存取并且同样可以执行进一步的功能和操作，所述存取包括将数据传送到存储器控制器210和来自存储器控制器210的数据传送。根据任何合适的方法或技术，沿一组n条数据线在存储器系统104和数据源/目的地106之间可以交换数据。在本实施例中，传统的数据传送处理通过捕捉数据信号的数据有效窗(DVW)中的数据来传送数据。例如，参照图3，在根据本实施例的源同步系统中，当时钟信号(CK)和互补(complementary)时钟信号(CK#)交叉时，将数据适当地给定到数据线上。第一时间周期(tAC(MAX))在所有的数据比特(DQ)有效之前经过(pass)，这样就定义了DVW300的上升边310。数据比特在DVW300期间保持有效，直到在下一个时钟脉冲之前的第二时间周期(tAC(MIN))经过(crossing)为止，其中第二时间周期(tAC(MIN))定义了DVW300的下降边312。DVW300的持续时间可以例如由于负载、温度、和/或电压变化而变化。相似地，DVW300的下降和上升边310、312的位置可以相对于时钟信号而变化。存储器控制器212，在其它的事情之中，控制对存储器模块210的存取操作的定时，诸如增强精确数据的捕捉。为了对数据捕捉进行优化，本实施例的存储器控制器212在DVW300的近似中点处捕捉数据。存储器控制器212还适当地识别在DVW300的持续时间本文档来自技高网...

【技术保护点】
一种用于控制数据从数据源向数据目的地的传送的存储器控制器，包括：延迟电路，被配置来在不同的时间产生多个延迟时钟信号；多个锁存器，对多个延迟时钟信号作出响应，其中每一个锁存器都从数据源接收定时信号，并且响应于所述延迟时钟信号， 产生与从数据源所接收的定时信号相对应的锁存信号；以及比较电路，对来自所述多个锁存器的多个锁存信号作出响应，其中该比较电路被配置来产生与在多个锁存信号之间的差别相对应的比较信号。

【技术特征摘要】
US 2002-2-11 10/073,6111.一种用于控制数据从数据源向数据目的地的传送的存储器控制器，包括延迟电路，被配置来在不同的时间产生多个延迟时钟信号；多个锁存器，对多个延迟时钟信号作出响应，其中每一个锁存器都从数据源接收定时信号，并且响应于所述延迟时钟信号，产生与从数据源所接收的定时信号相对应的锁存信号；以及比较电路，对来自所述多个锁存器的多个锁存信号作出响应，其中该比较电路被配置来产生与在多个锁存信号之间的差别相对应的比较信号。2.根据权利要求1所述的存储器控制器，其中所述延迟电路被配置来产生用于定时信号的数据有效窗的标称边缘和标称中点的延迟时钟信号。3.根据权利要求2所述的存储器控制器，其中所述比较电路被配置来根据在与标称边缘相对应的锁存信号和与标称中点相对应的锁存信号之间的差别来产生比较信号。4.根据权利要求1所述的存储器控制器，其中所述延迟电路是响应于比较信号的和根据比较信号来调整至少一个延迟时钟信号的定时。5.根据权利要求1所述的存储器控制器，其中所述数据源展示至少一个电压时间常数和热量时间常数，以及所述延迟电路被配置来以大体上等于或小于所述至少一个电压时间常数和热量时间常数的间隔来产生延迟时钟信号。6.根据权利要求1所述的存储器控制器，其中所述延迟电路包括多抽头延迟线。7.根据权利要求1所述的存储器控制器，其中所述延迟电路被配置来产生与自由运行时钟信号相关联的多个延迟时钟信号。8.一种电子系统，包括数据源，被配置来产生数据信号和定时信号；数据目的地；用于分析来自数据源的定时信号的装置，其中定时信号分析装置根据定时信号来识别数据信号中的数据有效窗(DVW)；用于捕捉在来自数据源的数据信号中的DVW中的数据的装置；用于将所捕捉到的数据传送到数据目的地的装置；以及用于根据定时信号分析装置来调整数据捕捉装置的装置。9.根据权利要求8所述的电子系统，其中所述数据捕捉装置包括延迟电路，该延迟电路被配置来产生用于定时信号中的DVW的标称边缘和标称中点的延迟时钟信号。10.根据权利要求9所述的电子系统，其中所述定时信号分析装置包括比较电路，该比较电路被配置来根据在与标称边缘相对应的锁存信号和与标称中点相对应的锁存信号之间的差别来产生比较信号。11.根据权利要求9所述的电子系统，其中所述延迟电路包括多抽头延迟线。12.根据权利要求9所述的电子系统，其中所述延迟电路被配置来产生与自由运行时钟信号相关联的多个延迟时钟信号。13.一种用于将数据从数据源传送到数据目的地的数据传送系统，包括采样器，被配置来多次对来自数据源的定时信号进行采样；以及比较电路，被配置来分析来自采样器的采样，以便识别定时信号中的数据有效窗(DVW)的上升边、下降边、和中点。14.根据权利要求13所述的数据传送系统，其中所述比较电路进一步被配置来调整多个定时，在该定时，所述采样器被配置来对定时信号进行采样。15.根据权利要求13所述的数据传送系统，其中所述比较电路进一步被配置来调整所述多个定时中的至少一个定时，在该定时，所述采样器被配置来对数据信号进行采样以与DVW的已识别的上升边、下降边、和中点中的至少一个相对应。16.根据权利要求13所述的数据传送系统，其中所述采样器被配置来在DVW的标称上升边、标称下降边、和标称中点处对定时信号进行采样；以及所述比较电路被配置来将来自标称上升边和标称下降边的采样和来自标称中点的采样进行比较。17.根据权利要求13所述的数据传送系统，其中所述采样器包括多抽头延迟线。18.根据权利要求13所述的数据传送系统，其中所述采样器被配置来多次与自由运行时钟信号相关联地对来自数据源的定时信号进行采样。19.一种用于控制访问存储器模块的存储器控制系统，包括采样电路，用于从定时信号中取得采样；以及分析电路，用于从采样电路中接收采样，并且根据定时信号来识别数据有效窗(DVW)。20.根据权利要求19所述的存储器控...

【专利技术属性】
技术研发人员：保罗A拉伯格，
申请(专利权)人：米克罗恩技术公司，
类型：发明
国别省市：US[美国]