【技术实现步骤摘要】
一种快速写入的抗单粒子翻转SRAM单元电路
[0001]本专利技术涉及集成电路抗辐射加固存储器
，具体涉及一种 快速写入的抗单粒子翻转SRAM单元电路。
技术介绍
[0002]在芯片中占据面积最大的静态随机存储器(SRAM， StaticRandomAccessMemory)具有双稳态结构。由于其具有较高的封装 密度且缺乏错误屏蔽机制，SRAM电路极易受到辐射环境的影响而发生 单粒子翻转效应。目前的技术方案无法使SRAM电路同时具备抗辐照 能力和快速写入的特点，本专利技术要解决的技术问题是如何设计同时具 有抗辐照能力和快速写入特点的SRAM存储单元电路。
[0003]目前，高能辐射粒子所引发的单粒子效应已经严重影响到应用于 空间环境中的集成电路芯片的可靠性。当空间中的高能重离子入射到 半导体材料中后，半导体材料会沉积能量，并电离产生电子
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空穴对， 这些离化电荷被器件的电极收集，进而发生单粒子效应 (SingleEventEffect)，最终可能导致集成电路的性能失常或退化，功能 丧失或阻塞。...
【技术保护点】
【技术特征摘要】
1.一种快速写入的抗单粒子翻转SRAM单元电路，其特征在于：包括八个NMOS晶体管和六个PMOS晶体管，八个NMOS晶体管分别定义为第一到第八NMOS晶体管，六个PMOS晶体管分别定义为第一到第六PMOS晶体管；将第一NMOS晶体管和第三NMOS晶体管的电连接点记为存储节点Q，将第二NMOS晶体管和第四NMOS晶体管的电连接点记为存储节点QB，将第五NMOS晶体管和第四PMOS晶体管的电连接点记为冗余节点S0，将第六NMOS晶体管和第三PMOS晶体管的电连接点记为冗余节点S1；冗余节点S0控制第四NMOS晶体管与第一PMOS晶体管，冗余节点S1控制第三NMOS晶体管与第二PMOS晶体管，对存储节点Q和QB进行加固；存储节点Q和QB分别由第一NMOS晶体管、第三NMOS晶体管和第二NMOS晶体管、第四NMOS晶体管包围，将该结构称为极性加固结构；存储节点Q和QB分别控制第五PMOS晶体管和第六PMOS晶体管，直接控制冗余节点S0和S1所在支路的通断，提高冗余节点的下拉能力，提高写入速度；存储节点Q和QB通过第七和第八NMOS晶体管，连接两条位线BL和BLB，并通过字线WL控制第七和第八NMOS晶体管的通断，其中：第七和第八NMOS晶体管为两个传输晶体管，所述电路使用该两个传输晶体管进行读写，在写入数据的过程中，位线BL和BLB通过两个传输晶体管同时向存储节点Q和QB写入数据。2.根据权利要求1所述的快速写入的抗单粒子翻转SRAM单元电路，其特征在于：上述的八个NMOS晶体管和六个PMOS晶体管的具体连接关系为：位线BL与第七NMOS晶体管的源极电连接，位线BLB与第八NMOS晶体管的源极电连接；第七NMOS晶体管的漏极与第二NMOS晶体管的栅极电连接；第八NMOS晶体管的漏极与第一NMOS晶体管的栅极电连接；字线WL与第七和第八NMOS晶体管的栅极电连接；电源VDD与第一、第二、第五和第六PMOS晶体管的源极电连接；地GND与第一、第二、第五和第六NMOS晶体管的源极电连接；第一PMOS晶体管的漏极与第三NMOS晶体管的源极电连接，且第一PMOS晶体管的栅极与第四PMOS晶体管的漏极电连接；第二PMOS晶体管的漏极与第四NMOS晶体管的源极电连接，且第二PMOS晶体管的栅极与第三PMOS晶体管的漏极电连接；第三PMOS晶体管的源极与第五PMOS晶体管的漏极电连接，第三PMOS晶体管的漏极与第四PMOS晶体管的栅极电连接，且第三PMOS晶体管的栅极与第四PMOS晶体管的漏极电连接；第四PMOS晶体管的源极与第六PMOS晶体管的漏极电连接，第四PMOS晶体管的漏极与第三PMOS晶体管的栅极电连接且第四PMOS晶体管的栅极与第三PMOS晶体管的漏极电连接；第五PMOS晶体管的漏极与第三PMOS晶体管的源极电连接，...
【专利技术属性】
技术研发人员：张德明，罗丁一，张凯丽，陈思宇，郭志鹏，宋明阳，王佑，邓尔雅，赵巍胜，
申请(专利权)人：北京航空航天大学合肥创新研究院北京航空航天大学合肥研究生院，
类型：发明
国别省市：
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