随机位元电路制造技术

本发明专利技术公开了一种随机位元电路，随机位元电路包括由不同字元线控制的四个储存单元。第一储存单元及第二储存单元是在第一方向上依序设置，而第一储存单元及第三储存单元是在与第一方向垂直的第二方向上依序设置。第三储存单元及第四储存单元是在第一方向上依序设置。第一储存单元及第四储存单元相串联，而第二储存单元及第三储存单元相串联。存单元及第三储存单元相串联。存单元及第三储存单元相串联。

【技术实现步骤摘要】
随机位元电路


[0001]本专利技术是有关于一种随机位元电路，特别是一种能够补偿制程条件梯度的随机位元电路。

技术介绍

[0002]为了避免电子装置遭到未授权者的存取，电子装置的制造厂商才需要投资可观的时间及金钱来发展保护机制来避免外在威胁。举例来说，物理不可复制函数(physical unclonable function，PUF)电路就常被用来保护系统以免受到物理攻击或逆向工程。物理不可复制函数电路可以根据自身无法预测的物理特性产生随机位元。
[0003]然而，即使物理不可复制函数电路可以根据其物理特性产生随机位元，其产生的随机位元的随机程度则并非总是完美的。举例来说，晶片的制程条件并非完全平均，因此制程条件常会有梯度，当制程条件的梯度较明显时，就会导致有些物理不可复制函数电路更倾向于产生特定数值，例如1或0的随机位元，使得随机位元不再完全无法预测。

技术实现思路

[0004]本专利技术的一实施例提供一种随机位元电路，随机位元电路包括第一储存单元、第二储存单元、第三储存单元及第四储存单元。
[0005]第一储存单元具有第一端、第二端及控制端，第一储存单元的控制端耦接于第一字元线。第二储存单元具有第一端、第二端及控制端，第二储存单元的控制端耦接于第二字元线。第三储存单元具有第一端、第二端及控制端，第三储存单元的第一端耦接于第二储存单元的第二端，而第三储存单元的控制端耦接于第三字元线。第四储存单元具有第一端、第二端及控制端，第四储存单元的第一端耦接于第一储存单元的第二端，而第四储存单元的控制端耦接于第四字元线。
[0006]第一储存单元及第二储存单元在第一方向上彼此相邻设置，第一储存单元及第三储存单元在第二方向上彼此相邻设置，且第一方向与第二方向垂直。第三储存单元及第四储存单元在第一方向上彼此相邻设置。
附图说明
[0007]图1是本专利技术一实施例的随机位元电路的示意图。
[0008]图2是图1的随机位元电路在读取操作中所接收的电压示意图。
[0009]图3是本专利技术另一实施例的随机位元电路的示意图。
[0010]图4是本专利技术另一实施例的随机位元电路的示意图。
[0011]图5是本专利技术另一实施例的随机位元电路的示意图。
[0012]图6是本专利技术另一实施例的随机位元电路的示意图。
[0013]图7是本专利技术另一实施例的随机位元电路的示意图。
[0014]图8是本专利技术另一实施例的随机位元电路的示意图。
[0015]其中，附图标记说明如下：
[0016]100、200、300、400、500、600、700:随机位元电路
[0017]SC1A至SC16A、SC1B至SC4B、SC1C至SC4C、SC1D至SC4D:储存单元
[0018]WL1至WL16:字元线
[0019]SL:源极线
[0020]BL:位元线
[0021]X:第一方向
[0022]Y:第二方向
[0023]VOP:操作电压
[0024]VDA:失能电压
[0025]2VPP:写入电压
[0026]VPP:电压
[0027]VB:系统参考电压
[0028]110:电阻元件
[0029]120、220、320、420:选择晶体管
[0030]130:电压控制电路
[0031]B1、B2、B3、B4:分支
[0032]VR:可变电阻层
[0033]TE:顶部电极
[0034]BE:底部电极
[0035]210:磁阻元件
[0036]FL:自由层
[0037]PL:固定层
[0038]TB:穿隧层
[0039]310:层迭栅极晶体管
[0040]410:浮接栅极晶体管
具体实施方式
[0041]图1是本专利技术一实施例的随机位元电路100的示意图。随机位元电路100包括储存单元SC1A、SC2A、SC3A及SC4A。
[0042]储存单元SC1A具有第一端、第二端及控制端，储存单元SC1A的控制端耦接于字元线WL1。储存单元SC2A具有第一端、第二端及控制端，储存单元SC2A的控制端耦接于字元线WL2。储存单元SC3A具有第一端、第二端及控制端，储存单元SC3A的第一端耦接于储存单元SC2A的第二端，而储存单元SC3A的控制端耦接于字元线WL3。储存单元SC4A具有第一端、第二端及控制端，储存单元SC4A的第一端耦接于储存单元SC1A的第二端，而储存单元SC4A的控制端耦接于字元线WL4。
[0043]此外，储存单元SC1A的第一端及储存单元SC2A的第一端可耦接于源极线SL，而储存单元SC3A的第二端及储存单元SC4A的第二端可耦接于位元线BL。
[0044]在有些实施例中，储存单元SC1A、SC2A、SC3A及SC4A可以是可变电阻随机存取记忆
体(random-access memory，ReRAM)单元，并且可具有相同的结构。举例来说，储存单元SC1A可包括电阻元件110及选择晶体管120。
[0045]电阻元件110具有顶部电极TE、底部电极BE及可变电阻层VR。顶部电极TE耦接于储存单元SC1A的第一端，而可变电阻层VR设置在顶部电极TE及底部电极BE之间。选择晶体管120具有第一端、第二端及控制端，选择晶体管120的第一端可耦接于电阻元件110的底部电极BE，选择晶体管120的第二端耦接于储存单元SC1A的第二端，而选择晶体管120的控制端可耦接于储存单元SC1A的控制端。
[0046]在图1中，储存单元SC1A及储存单元SC2A会沿着第一方向X相邻设置，而储存单元SC3A及储存单元SC4A会沿着第一方向X相邻设置。此外，储存单元SC1A及储存单元SC3A会沿着与第一方向X垂直的第二方向Y相邻设置。在此情况下，储存单元SC1A及储存单元SC4A会串联成第一分支B1，而储存单元SC2A及储存单元SC3A会串联成第二分支B2。在有些实施例中，随机位元电路100可以执行注册操作来对两条分支B1及B2中的储存单元进行写入，而根据两条分支B1及B2的储存单元的写入状态即可判断随机位元的数值。
[0047]在注册操作中，源极线SL可接收写入电压2VPP，而位元线BL可接收系统参考电压VB。此外，字元线WL1、WL2、WL3及WL4可接收操作电压VOP，因此储存电路SC1A、SC2A、SC3A及SC4A的选择晶体管120将会被导通。
[0048]在有些实施例中，如果储存单元SC1A、SC2A、SC3A及SC4A尚未被写入，则储存单元SC1A、SC2A、SC3A及SC4A中的电阻元件110将会维持在高阻值。在此情况下，在第一分支B1中，写入电压2VPP将由储存单元SC1A及SC4A分压，而在第二分支B2中，写入电压2VPP则将由储存单元SC2A及SC3A分压。在有些实施例中，由于储存单元SC1A、SC2A、SC3A及SC本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种随机位元电路，其特征在于，包括：第一储存单元，具有第一端，第二端，及耦接于第一字元线的控制端；第二储存单元，具有第一端，第二端，及耦接于第二字元线的控制端；第三储存单元，具有耦接于所述第二储存单元的所述第二端的第一端，第二端，及耦接于第三字元线的控制端；及第四储存单元，具有耦接于所述第一储存单元的所述第二端的第一端，第二端，及耦接于第四字元线的控制端；其中：所述第一储存单元及所述第二储存单元在第一方向上彼此相邻设置；所述第一储存单元及所述第三储存单元在第二方向上彼此相邻设置，且所述第一方向与所述第二方向垂直；及所述第三储存单元及所述第四储存单元在所述第一方向上彼此相邻设置。2.如权利要求1所述的随机位元电路，其特征在于：所述第一储存单元的所述第一端及所述第二储存单元的所述第一端耦接至源极线；及所述第三储存单元的所述第二端及所述第四储存单元的所述第二端耦接至位元线。3.如权利要求2所述的随机位元电路，其特征在于在注册操作中：所述源极线用以接收写入电压；所述位元线用以接收系统参考电压；及所述第一字元线、所述第二字元线、所述第三字元线及所述第四字元线用以接收操作电压。4.如权利要求3所述的随机位元电路，其特征在于，另包括电压控制电路，耦接于所述第一储存单元的所述第二端、所述第二存储单元的所述第二端、所述第一字元线、所述第二字元线、所述第三字元线及所述第四字元线，所述电压控制电路用以：在所述注册操作中，侦测所述第一储存单元的所述第二端的电压及所述第二储存单元的所述第二端的电压；当所述第二储存单元的所述第二端的电压产生变化时，对所述第一字元线及所述第四字元线施加失能电压以失能所述第一储存单元及所述第四储存单元；及当所述第一储存单元的所述第二端的电压产生变化时，对所述第二字元线及所述第三字元线施加所述失能电压以失能所述第二储存单元及所述第三储存单元。5.如权利要求2所述的随机位元电路，其特征在于在读取操作中：所述源极线用以接收读取电压；所述位元线用以接收系统参考电压；所述第一字元线及所述第四字元线用以接收操作电压；所述第二字元线及所述第三字元线用以接收失能电压；及所述随机位元电路感测所述位元线上的电流读数随机位元。6.如权利要求1所述的随机位元电路，其特征在于所述第一储存单元是可变电阻随机存取记忆体单元，包括：电阻元件，具有耦接于所述第一储存单元的所述第一端的顶部电极，底部电极，及设置在所述顶部电极及所述底部电极之间的可变电阻层；及
选择晶体管，具有耦接于所述电阻元件的所述底部电极的第一端，耦接于所述第一储存单元的所述第二端的第二端，及耦接于所述第一储存单元的所述控制端的控制端。7.如权利要求1所述的随机位元电路，其特征在于所述第一储存单元是磁阻式随机存取记忆体单元，包括：磁阻元件，具有耦接于所述第一储存单元的所述第一端的自由层，固定层，及设置在所述自由层及所述固定层之间的穿隧层；及选择晶体管，具有耦接于所述磁阻元件的所述固定层的第一端，耦接于所述第一储存单元的所述第二端的第二端，及耦接于所述第一储存单元的所述控制端的控制端。8.如权利要求1所述的随机位元电路，其特征在于所述第一储存单元是快闪记忆体单元，包括：层迭栅极晶体管，具有耦接于所述第一储存单元的所述第一端的第一端，第二端，及控制栅极端；及选择晶体管，具有耦接于所述层迭栅极晶体管的所述第二端的第一端，耦接于所述第一储存单元的所述第二端的第二端，及耦接于所述第一储存单元的所述控制端的控制端。9.如权利要求1所述的随机位元电路，其特征在于所述第一储存单元，包括：选择晶体管，具有耦...

【专利技术属性】
技术研发人员：林晓平，王志明，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：