一种可减小功率噪声的MOS电流模式逻辑电路制造技术

本实用新型专利技术提供了一种可减小功率噪声的ＭＯＳ电流模式逻辑电路。现有技术中无栓锁缓冲模块致使电路产生的功率噪声较大。本实用新型专利技术的可减小功率噪声的ＭＯＳ电流模式逻辑电路包括一差分对、两电阻和一漏极连接在该差分对源极的恒流源ＭＯＳ管，该两电阻的一端分别连接在该差分对的两漏极上，另一端连接在一电压源上，该电路的信号输入、输出端分别设置在该差分对的栅极和漏极，该电路还具有与该差分对并联且用于减小差分对栅源电压变化速率的栓锁缓冲模块，该栓锁缓冲模块包括两缓冲ＭＯＳ管，该两缓冲ＭＯＳ管的栅极分别连接在该差分对的两栅极上，该两缓冲ＭＯＳ管的栅极和漏极相互连接。采用本实用新型专利技术的电路可大大减小功率噪声并克服ＰＶＴ参数的影响。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及电流模式逻辑电路，尤其涉及一种可减小功率噪声的M0S 电流模式逻辑电路。
技术介绍
随着半导体工艺技术的发展，集成有互补式金属-氧化层-半导体 (Complementary Meta卜0xide- Semiconductor, CMOS)的模拟电路和M0S电 流模式逻辑(MOS current Mode logic , MCML )数字电路的片上系统(System On a Chip,简称SOC)势必取代功能单一的集成电路，而成为微电子行业的主 流技术。上述MCML电路对电源噪声具有极高的抗干扰性，但是，CMOS电路却易 受到电源噪声的影响，故在设计具有CMOS电路和MCML电路的SOC时，需将MCML 所产生的电源噪声降至最低以避免其对CMOS电路造成不良影响。另外，应用在 传输速度高达G bit/s数量级的高速通信中的MCML电路的输出抖动因其较高 的传输速率也需要非常关注。参见图1，其显示了现有技术一的MCML电路结构，如图所示，该MCML电路 主要包括由N沟道场效应管Ml和M2构成的差分对、 一端分别连接在Ml和M2 漏^l的电阻负载Rl和R2 ，该电阻负载Rl和R2的另一端连4妄在电源上，以及漏 极连接在Ml和M2源极且由N沟道场效应管M3构成的恒流源，该恒流源通过设 置在栅极的偏置电压Vbias来控制其保持恒流，该Ml和M2的栅极分对为正负 极输入信号INP和INN的输入端，该M2和M1的漏极分别为正负极输出信号OUTP 和OUTN的输出端。图1中所示的MCML电路的输入信号上升或下降时，会造成 差分对中Ml或M2栅源电压Ves的直接跳变，从而会产生较大的功率噪声。另外，上述MCML电路在理想状况下，其差分对M1和M2中有一个处于开启 状态时，另一个必须彻底关掉，但是由于不同的工作环境所对应的工艺电压温 度参数(Process Voltage Temperature;简称PVT)不同，且在输入偏置电流为常数且非常大(例如为20mA)时，由于一些PVT死角的存在，达到上述理想状 态将非常困难。故MCML电路会在经过一些PVT死角时会产生较大的抖动，如此 会进一步加大噪声。为减小MCML电路所产生的功率噪声，现有技术二 (专利号为7170324 B2 的美国专利)在图1所示的MCML电i 各中作了改进，改进后的MCML电i 各如图2 所示，其在N沟道场效应管M1和M2的棚^及上分别并联了电容C2和C1。上述在 Ml和M2的栅极上并联电容的结构可以有效地减小功率噪声，但是大的输入电容 会降低MCML电路的速度并影响输出的斜率，另外，增加电容会增加版图'区域并 影响差分输入N沟道场效应管的寄生参数。参见图3,现有技术三(专利号为7068063B2的美国专利)提供了减小MCML 电路所产生的功率噪声的另一种技术解决方案，如图所示输入信号IN通过II 和12分别进入M1和M3或M2和M4, II和12由类似反相器的延迟单元组成， II的延迟时间大于12的延迟时间，依据MOS的特性，源电流和漏电流的改变通 常发生在线性区，该专利所提出的MCML电路利用不同的延迟时间来控制输入信 号的斜率，故可使MCML电路工作在线性区时斜率緩慢变化而在饱和区时却急剧 变化。与现有技术二相比，现有技术三会使整个输入斜率变緩，于是MCML的速 度问题就不会受到很大影响，该种构造同时可有效的减小接地噪声。'但是，现有技术三的电路并没有采用差分结构，容易受噪声干扰的影响， 另外采用的器件很多，增大了版图区域。因此，如何提供一种可减小功率噪声的MOS电流模式逻辑电路以在不影响 速度的前提下减少功率噪声且减小PVT参数影响，已成为业界亟待解决的技术 问题。
技术实现思路
本技术的目的在于提供一种可减小功率噪声的MOS电流模式逻辑电 路，通过所述电路可大大减小其所产生的功率噪声，.并减小PVT参数影响。本技术的目的是这样实现的 一种可减小功率噪声的MOS电流模式逻 辑电路，该电路包括一差分对、两电阻和一漏极连接在该差分对源极的恒流源 MOS管，该两电阻的一端分别连接在该差分对的两漏极上，另一端连接在一电压 源上，该电路的信号输入、输出端分别设置在该差分对的栅极和漏极，该电路还包括与该差分对并联且用于减小差分对栅源电压变化速率的栓锁緩沖.模块，该栓锁緩沖模块包括两緩冲M0S管，该两緩冲MOS管的栅极分别连接在该差分 对的两栅极上，该两緩冲MOS管的4册极和漏极相互连接。在上述的所述的可减小功率噪声的MOS电流模式逻辑电路中，该差分对由N 型场效应管构成。在上述的所述的可减小功率噪声的MOS电流模式逻辑电路中，该恒流源MOS 管为N型场效应管。在上述的所述的可减小功率噪声的MOS电流模式逻辑电路中，该两缓冲MOS 管均为N型场效应管。与现有技术中MOS电流模式逻辑电路上无栓锁緩冲模块而产生较大的功率 噪声相比，本技术的可减小功率噪声的MOS电流模式逻辑电路在差分对上 并联一由两栅漏极互连的MOS管组成的栓锁緩冲模块，如此可有效减小差分对 的栅源极间变化速率，进而可减小差分对的源漏电流变化速率，如此可在不影 响速度的前提下有效减小MOS电流模式逻辑电路所产生的功率噪声，并大大减 小PVT参数的影响。附图说明本技术的可减小功率噪声的MOS电流模式逻辑电路由以下的实施例及 附图全会出。 . 图1为现有技术一的MOS电流模式逻辑电路的电路图； 图2为现有技术二的MOS电流模式逻辑电路的电路图； 图3为现有技术三的MOS电流模式逻辑电路的电路图； 图4为本技术的可减小功率噪声的MOS电流模式逻辑电路的电路图； 图5为本技术中的场效应管的电特性图。具体实施方式以下将对本技术的可减小功率噪声的MOS电流;漠式逻辑电路作进一步 的详纟田4苗述。 -参见图4,本技术的可减小功率噪声的MOS电流模式逻辑电路4包括由N沟道场效应管Ml和M2构成的差分对、两电阻Rl和R2、恒流源M0S管M3和 栓锁緩沖模块40。以下对可减小功率噪声的M0S电流模式逻辑电路4的上述构 件进行详述。电阻Rl和R2的A端分别连接在所述差分对Ml和M2漏极，B端连接在电压 源VDD上；恒流源M0S管M3的漏极连接在差分对M1和M2源极，且其通过设置 在其栅极的偏置电压V,来控制其保持恒流；栓锁緩沖模块40与差分对Ml和 M2并联且用于减小差分对Ml和M2栅源电压变化速率，所述栓锁緩冲模块40包 括两緩冲MOS管M4和M5，所述两緩沖MOS管M4和M5的栅极分别连接在所述差 分对M2和Ml的两栅极上，所述两緩沖MOS管M4和M5的栅极和漏极相互连接。 上述M1、 M2 、 M4和M5的源极都连4妄在结点C上。所述Ml和M2的栅极分别为可减小功率噪声的MOS电流模式逻辑电路4的 正负极输入信号INP和INN的输入端，所述M2和Ml的漏极分别为正负极输出 信号OUTP和OUTN的输出端。 '在本实施例中，所述差分对Ml和M2、所述恒流源MOS管M3以及所述两緩 沖MOS管M4和M5均为N型场效应管。以下将通过正负极输入信号INP和INN变化时，可减小功率噪声的M0S电 流模式逻辑电路4随之所产生的功率噪声的变化来详细说明本实用新本文档来自技高网...

【技术保护点】
一种可减小功率噪声的ＭＯＳ电流模式逻辑电路，该电路包括一差分对、两电阻和一漏极连接在该差分对源极的恒流源ＭＯＳ管，该两电阻的一端分别连接在该差分对的两漏极上，另一端连接在一电压源上，该电路的信号输入、输出端分别设置在该差分对的栅极和漏极，其特征在于，该电路还包括与该差分对并联且用于减小差分对栅源电压变化速率的栓锁缓冲模块，该栓锁缓冲模块包括两缓冲ＭＯＳ管，该两缓冲ＭＯＳ管的栅极分别连接在该差分对的两栅极上，该两缓冲ＭＯＳ管的栅极和漏极相互连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨家奇，刘皓，喻骞宇，沈志远，邓志兵，张卫航，郭俊涛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：实用新型
国别省市：31[中国|上海]