半导体结构及其形成方法技术

一种半导体结构及其形成方法，结构包括：第一芯片；第二芯片；位于第一芯片和第二芯片之间的转接板，所述转接板电连接所述第一芯片和第二芯片，所述转接板内具有有源器件，所述有源器件用于实现所述第一芯片和第二芯片连接后的功能。所述半导体结构的堆叠集成难度降低。低。低。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]现有三维异构集成的设计方法有芯片与晶圆堆叠(Die on Wafer，简称DoW)和晶圆与晶圆堆叠(Wafer on Wafer，简称WoW)。其中具有代表性的应用是将存储芯片(DRAM die)和逻辑芯片(logic die)进行堆叠。这种堆叠方式对逻辑芯片的架构，设计以及物理实现有很大改动，对逻辑芯片的设计难度和周期有较大影响。
[0003]因此，需要优化芯片和芯片的堆叠方式。

技术实现思路

[0004]本专利技术解决的技术问题是提供一种半导体结构及其形成方法，以优化芯片和芯片的堆叠方式。
[0005]为解决上述技术问题，本专利技术技术方案提供一种半导体结构，包括：第一芯片；第二芯片；位于第一芯片和第二芯片之间的转接板，所述转接板电连接所述第一芯片和第二芯片，所述转接板内具有有源器件，所述有源器件用于实现所述第一芯片和第二芯片连接后的功能。
[0006]可选的，所述第一芯片包括存储芯片。
[0007]可选的，所述第二芯片包括逻辑芯片。
[0008]可选的，所述有源器件包括分布式存储控制器件，所述分布式存储控制器件为逻辑芯片分布式调配存储芯片资源的控制中心。
[0009]可选的，所述转接板的长度和宽度与所述第一芯片的长度和宽度相同。
[0010]可选的，所述第一芯片包括：第一衬底，所述第一衬底具有相对的第一面和第二面；位于第一衬底第一面上的第一器件层，所述第一器件层内具有第一器件结构；位于第一器件层上的第一金属层，所述第一金属层与所述第一器件结构电连接。
[0011]可选的，所述第二芯片包括：第二衬底，所述第二衬底具有相对的第三面和第四面；位于第二衬底第三面上的第二器件层，所述第二器件层内具有第二器件结构；贯穿所述第二器件层和第二衬底的第二连接层，所述第二衬底通过第四面暴露出的第二连接层与所述转接板电连接；位于第二器件层上和第二连接层上的第二金属层，所述第二金属层与所述第二器件结构电连接。
[0012]可选的，所述转接板包括：第三衬底，所述第三衬底具有相对的第五面和第六面；位于第三衬底第五面上的第三器件层，所述第三器件层内具有有源器件；贯穿所述第三器件层和第三衬底的第三连接层，所述第三衬底通过第六面暴露出的第三连接层与所述第一芯片的第一金属层电连接；位于第三器件层上和第三连接层上的第三金属层，所述第三金属层与所述第二芯片的第二连接层电连接。
[0013]可选的，还包括：位于第二金属层表面的焊接层。
[0014]相应地，本专利技术技术方案还提供一种半导体结构的形成方法，包括：提供第一芯片；提供第二芯片；提供转接板，所述转接板内具有有源器件；将所述转接板分别与所述第一芯片和第二芯片电连接，所述有源器件用于实现所述第一芯片和第二芯片连接后的功能。
[0015]可选的，所述第一芯片包括存储芯片。
[0016]可选的，所述第二芯片包括逻辑芯片。
[0017]可选的，所述有源器件包括分布式存储控制器件，所述分布式存储控制器件为逻辑芯片分布式调配存储芯片资源的控制中心。
[0018]可选的，所述转接板的长度和宽度与所述第一芯片的长度和宽度相同。
[0019]可选的，所述第一芯片包括：第一衬底，所述第一衬底具有相对的第一面和第二面；位于第一衬底第一面上的第一器件层，所述第一器件层内具有第一器件结构；位于第一器件层上的第一金属层，所述第一金属层与所述第一器件结构电连接。
[0020]可选的，所述第二芯片包括：第二衬底，所述第二衬底具有相对的第三面和第四面；位于第二衬底第三面上的第二器件层，所述第二器件层内具有第二器件结构；贯穿所述第二器件层和第二衬底的第二连接层，所述第二衬底通过第四面暴露出的第二连接层与所述转接板电连接；位于第二器件层上和第二连接层上的第二金属层，所述第二金属层与所述第二器件结构电连接。
[0021]可选的，所述转接板包括：第三衬底，所述第三衬底具有相对的第五面和第六面；位于第三衬底第五面上的第三器件层，所述第三器件层内具有有源器件；贯穿所述第三器件层和第三衬底的第三连接层，所述第三衬底通过第六面暴露出的第三连接层与所述第一芯片的第一金属层电连接；位于第三器件层上和第三连接层上的第三金属层，所述第三金属层与所述第二芯片的第二连接层电连接。
[0022]可选的，还包括：形成位于第二金属层表面的焊接层。
[0023]与现有技术相比，本专利技术的技术方案具有以下有益效果：
[0024]本专利技术的技术方案，通过转接板将所述第一芯片和第二芯片电连接，所述转接板内具有有源器件，所述有源器件用于实现所述第一芯片和第二芯片连接后的功能。将所述第一芯片和第二芯片连接的功能集成到所述转接板内，从而所述第一芯片和第二芯片的设计和尺寸无需作较大改变即能够堆叠在一起，使得所述第一芯片和第二芯片的设计难度降低，减小了芯片的堆叠集成难度。
[0025]进一步，所述第一芯片包括存储芯片，所述第二芯片包括逻辑芯片。所述转接板的长度和宽度与所述第一芯片的长度和宽度相同。从而所述转接板能够与存储芯片的布线排布能够保持一致，便于所述转接板和存储芯片的连接。
附图说明
[0026]图1是一实施例中半导体结构的示意图；
[0027]图2是本专利技术实施例中半导体结构形成过程的结构示意图。
具体实施方式
[0028]如
技术介绍
所述，需要优化芯片和芯片的堆叠方式。现结合具体的实施例进行分
析说明。
[0029]图1是一实施例中半导体结构的示意图。
[0030]请参考图1，所述半导体结构包括：第一芯片，所述第一芯片包括：第一衬底100，所述第一衬底100具有相对的第一面和第二面；位于第一衬底100第一面上的第一器件层101，所述第一器件层101内具有第一器件结构；位于第一器件层101上的第一金属层102；与所述第一芯片电连接的第二芯片，所述第二芯片包括：第二衬底104，所述第二衬底104具有相对的第三面和第四面；位于第二衬底104第三面上的第二器件层105，所述第二器件层105内具有第二器件结构；贯穿所述第二器件层105和第二衬底104的第二连接层107；位于第二器件层105上和第二连接层107上的第二金属层106，所述第二金属层106与所述第二器件结构电连接；位于第一芯片和第二芯片之间的键合层103，所述第一芯片的第一金属层102和第二芯片的第二金属层106分别与所述键合层103电连接。
[0031]所述半导体结构中，所述第一芯片为存储芯片，所述第二芯片为逻辑芯片。在将所述第一芯片和第二芯片堆叠时，所述逻辑芯片的架构设计需要改动，以便和存储芯片电连接后实现存储芯片的高带宽和高存储的优势。一方面，需要使逻辑芯片与存储芯片的尺寸保持一致，以便所述逻辑芯片和存储芯片的电连接位置能够相对应，使得逻辑芯片的连接灵活性降低；另一方面，要利用存储芯片本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：第一芯片；第二芯片；位于第一芯片和第二芯片之间的转接板，所述转接板电连接所述第一芯片和第二芯片，所述转接板内具有有源器件，所述有源器件用于实现所述第一芯片和第二芯片连接后的功能。2.如权利要求1所述的半导体结构，其特征在于，所述第一芯片包括存储芯片。3.如权利要求2所述的半导体结构，其特征在于，所述第二芯片包括逻辑芯片。4.如权利要求3所述的半导体结构，其特征在于，所述有源器件包括分布式存储控制器件，所述分布式存储控制器件为逻辑芯片分布式调配存储芯片资源的控制中心。5.如权利要求3所述的半导体结构，其特征在于，所述转接板的长度和宽度与所述第一芯片的长度和宽度相同。6.如权利要求1所述的半导体结构，其特征在于，所述第一芯片包括：第一衬底，所述第一衬底具有相对的第一面和第二面；位于第一衬底第一面上的第一器件层，所述第一器件层内具有第一器件结构；位于第一器件层上的第一金属层，所述第一金属层与所述第一器件结构电连接。7.如权利要求6所述的半导体结构，其特征在于，所述第二芯片包括：第二衬底，所述第二衬底具有相对的第三面和第四面；位于第二衬底第三面上的第二器件层，所述第二器件层内具有第二器件结构；贯穿所述第二器件层和第二衬底的第二连接层，所述第二衬底通过第四面暴露出的第二连接层与所述转接板电连接；位于第二器件层上和第二连接层上的第二金属层，所述第二金属层与所述第二器件结构电连接。8.如权利要求7所述的半导体结构，其特征在于，所述转接板包括：第三衬底，所述第三衬底具有相对的第五面和第六面；位于第三衬底第五面上的第三器件层，所述第三器件层内具有有源器件；贯穿所述第三器件层和第三衬底的第三连接层，所述第三衬底通过第六面暴露出的第三连接层与所述第一芯片的第一金属层电连接；位于第三器件层上和第三连接层上的第三金属层，所述第三金属层与所述第二芯片的第二连接层电连接。9.如权利要求7所述的半导体结构，其特征在于，还包括：位于第二金属层表面的焊接层。10.一种半导体结构的形成方法，其特征在于，包括：提供第一芯片；提供第二芯...

【专利技术属性】
技术研发人员：洪齐元，王贻源，
申请(专利权)人：芯盟科技有限公司，
类型：发明
国别省市：