能抑制输出波形的减幅振荡现象的半导体装置制造方法及图纸

并联地设置多个半导体装置的输出缓冲器的输出晶体管（１０２、１０４、１０６）。将在输出晶体管导通时供给各输出晶体管的栅极的电位设定成各不相同的电位。通过从导通时的栅电位低的晶体管起依次导通，可缓和大电流急剧地流动的情况，可抑制减幅振荡现象。更为理想的是，按照输出晶体管导通的顺序，增大晶体管的尺寸。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体装置，更具体地说，涉及具备将半导体装置内部的数据输出到半导体装置外部的输出缓冲电路的半导体装置。近年来，随着半导体装置趋于高速化，就必须增大半导体装置的输出缓冲电路的驱动能力。附图说明图11是示出现有的半导体存储器中使用的输出缓冲电路的基本结构的第1例的电路图。图11中示出的输出缓冲电路包括输出端子DQr；电平移动器206；N沟道型MOS晶体管202；以及N沟道型MOS晶体管204，其中，电平移动器206接收根据被输出的存储数据而生成的第1内部控制信号HOUT，将该高电平从由外部电源电位Ext.Vcc降压了的内部降压电位Vcc变换成在半导体装置内部形成的内部升压电位Vppo，N沟道型MOS晶体管202在栅极接收电平移动器206的输出，并连接在外部电源电位Ext.Vcc与输出端子DQr之间，N沟道型MOS晶体管204在栅极接收根据被输出的存储数据而生成的第2内部控制信号LOUT，并连接在输出端子DQr与接地电位之间。图12是用于说明图11中示出的输出缓冲电路的工作的工作波形图。参照图11、图12，在时刻t1处，内部控制信号HOUT上升到高电平。此时，图12中未示出的内部控制信号LOUT是低电平，N沟道型MOS晶体管204为非导通状态。在时刻t2处，由于电平移动器206的工作，电平移动器206的输出节点即节点N51上升到高电平。于是，N沟道型MOS晶体管202导通，输出端子DQr的电位开始上升。在此，根据在半导体装置外部与输出端子DQr连接的负载的状态，在从输出端子DQr输出的信号的波形中产生减幅振荡现象(ringing)。在时刻t3处，从输出端子DQr输出的信号的电位稳定下来。存在该减幅振荡现象成为接收连接到外部的输出信号的其它半导体装置等的误操作的起源的危险。作为在这样的信号输出时能抑制电源噪声的电路，在特开平5-290582号公报中提出了新的输出缓冲电路。将该输出缓冲电路用于半导体存储器的字线驱动等。图13是示出特开平5-290582号公报中记述的现有的输出缓冲电路的结构的电路图。参照图13，该输出缓冲电路包括倒相器231；N沟道型MOS晶体管241；延时电路232；自举电路233；以及N沟道型MOS晶体管242，其中，倒相器231接收输入信号S将其反转，并将该反转信号输出到节点N131上，N沟道型MOS晶体管241的栅极连接到节点N131，并连接电源电位Vcc与输出端子OUT，延时电路232接收倒相器231的输出信号，并使其延时，自举电路233接收延时电路232的输出，N沟道型MOS晶体管242的栅极连接到节点N133，并连接电源电位Vcc与输出端子OUT。该输出缓冲电路还包括倒相器243和N沟道型MOS晶体管244，其中，倒相器243接收输入信号R并将其反转，N沟道型MOS晶体管244在栅极接收倒相器243的输出，并连接接地电位Vss与输出端子OUT。延时电路232包括串联连接的倒相器232a、232b。图14是示出图13中示出的自举电路233的结构的电路图。参照图14，自举电路233包括倒相器211和倒相器212，其中，倒相器211在输入节点N110处接收输入信号，并在输入端与节点N110连接，倒相器212接收倒相器211的输出，并将其反转。将倒相器211的输出提供节点N111，将倒相器212的输出提供节点N112。自举电路233还包括N沟道型MOS晶体管213；N沟道型MOS晶体管214；以及电容器215，其中，N沟道型MOS晶体管213在栅极接收电源电位Vcc，并连接节点N111和节点N113，N沟道型MOS晶体管214在栅极接收节点N113电位Vcc，并连接节点N110和节点N113，电容器215连接在节点N112与N133之间。参照图13、图14，在输入信号R为高电平、N沟道型MOS晶体管244为非导通状态时，如果输入信号S从高电平降到低电平，则由于倒相器231之故，首先节点N131的电位从低电平上升到高电平。相应地，N沟道型MOS晶体管241导通，输出端子OUT的电位从低电平上升到高电平。其次，经过因延时电路232而延时的时间后，自举电路233的输入节点N110从低电平上升到高电平。相应地，自举电路233使节点N133的电位上升到比电源电位Vcc高的电位。而且，N沟道型MOS晶体管242充分地导通，将电源电位Vcc传递到输出端子OUT。如上所述，由于通过使输出缓冲电路的两个输出晶体管依次导通，平缓地将高电平供给输出端子，故不会一次使大的电流从接收电源电位Vcc的节点流到输出端子。因而，可降低电源噪声。此外，在尖峰状的输入脉冲进入到输入信号S中时，电荷从自举电路233的节点N133移到节点N110。虽然由于N沟道型MOS晶体管241之故，输出端子OUT能维持高电平，但因为节点N133的电位下降，故N沟道型MOS晶体管244不处于稳定的导通状态。如以上所说明的那样，在图11中示出的输出缓冲器中，如果为了根据高速化的需要增大输出缓冲电路的驱动能力从而增大输出晶体管的尺寸，则由于电流急剧地从半导体装置的输出缓冲电路流向连接在输出端子上的外部负载，故变得容易引起减幅振荡现象。此外，图13、14中已说明的电路用自举电路提供输出晶体管的栅电位。由于自举电路只能在某个一定时间内产生高电位，故不能从输出端子长时间地保持电源电位Vcc的高电平。一般在普通使用的半导体装置中，由于将信号从半导体装置输出到外部的输出缓冲器的负载根据被连接到外部的基板或元件的不同而不同，故不能将输出信号的上升时间定为一个恒定值。此外，也有将工作频率高的半导体装置使用于工作频率低的用途的可能性。因而，将图13中示出的电路作为将信号输出到半导体装置的外部的输出缓冲器来使用是不太适当的。本专利技术的目的是提供一种能减小在将信号从输出端子输出到半导体装置外部时产生的、在输出信号中出现的减幅振荡现象的半导体装置。归纳本专利技术的要点如下，本专利技术是一种在半导体衬底上形成的半导体装置，包括输出端子；第1 MOS晶体管；第1驱动电路；以及第2 MOS晶体管。第1 MOS晶体管根据第1内部控制信号的激活将电流从外部电源供给输出端子。第1驱动电路根据第1内部控制信号的激活输出第2内部控制信号。第2 MOS晶体管在栅极接收第2内部控制信号，根据第2内部控制信号的激活将电流从外部电源供给输出端子。第2内部控制信号具有比第1内部控制信号高的激活电位。因而，本专利技术的主要的优点是，通过分阶段地使输出端子的电位从低电平上升到高电平，可防止大电流从半导体装置的输出缓冲器流到输出端子，可降低减幅振荡现象。图1是示出本专利技术的实施例1的半导体装置的整体结构的概略框图。图2是本专利技术的实施例1中的输出缓冲电路100的电路图。图3是示出图2中示出的电平移动器108的结构的电路图。图4是说明图2中示出的输出缓冲器100的工作的工作波形图。图5是示出在实施例2的半导体装置中使用的输出缓冲电路131的结构的电路图。图6是说明图5中示出的输出缓冲器131的工作的工作波形图。图7是示出在实施例3的半导体装置中使用的输出缓冲电路150的结构的电路图。图8是示出图7中示出的延时电路144的结构的电路图。图9是示出在实施例4的半导体装置中使用的输出缓冲电路本文档来自技高网...

【技术保护点】
一种在半导体衬底上形成的半导体装置，其特征在于：包括：输出端子ＤＱｒ；第１ＭＯＳ晶体管（１０２），根据第１内部控制信号（ＨＯＵＴ）的激活将电流从电源供给所述输出端子；第１驱动装置（１０８），根据所述第１内部控制信号的激活输出 第２内部控制信号；以及第２ＭＯＳ晶体管（１０４），在栅极接收所述第２内部控制信号，根据所述第２内部控制信号的激活将电流从所述电源供给所述输出端子，所述第２内部控制信号具有比所述第１内部控制信号高的激活电位。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：中村弥生，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]