同步扫描使能条件预充ＣＭＯＳ触发器制造技术

同步扫描使能条件预冲ＣＭＯＳ触发器属于扫描和使能触发器领域，其特征在于，本发明专利技术是在现有的条件预冲结构和低电压摆幅时钟信号驱动的触发器上，对第一级锁存器在结构上作了简化，减少了一个额外的高压电源，在第二级锁存器用两个独立的电路参数相同单时钟相位锁存器组成，保证了输出波形对称，同时还加了一个有使能控制和扫描测试功能的扫描控制电路。同时提出了单端输出和同步复位两种变形结构的ＣＭＯＳ触发器。在相同测试条件下，本发明专利技术可节省高于３０％的功耗，而且电路面积较小，电路延时性能也得到明显改善。

【技术实现步骤摘要】

“同步扫描使能条件预充CMOS触发器”直接应用的
是低功耗触发器电路设计。所提出电路是一类适用于低功耗要求电路的具有扫描、使能逻辑功能的CMOS触发器电路单元。
技术介绍
随着CMOS集成电路制造工艺的进步，集成电路的规模和复杂性日益增大，集成电路的功耗和散热问题越来越得到来自工业界和学术界的重视。基于目前的集成电路设计风格，在大规模数字电路系统中，时钟网络消耗的能量占整个电路总耗能的比例一直居高不下；其中，电路工作状态下，消耗在时钟互连线网和时序电路单元(触发器Flip-Flop)的能量又成为时钟网络能耗的重要来源，并且二者的功耗比例有不断增加的趋势(见文献David E.Duarte，N.Vijaykrihnan，and Mary Jane Irwin，“A Clock Power Model to Evaluate Impact of Architecturaland Technology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。在大规模集成电路的设计中，经常用到带有扫描测试和使能功能的触发器。使能端的作用是当使能端E为高电平时，电路实现D触发器的基本功能；当E为低电平时，电路不工作。而扫描端的作用是当测试使能端TE为低电平时，电路实现D触发器的功能；当测试使能端为高电平时，电路实现测试信号TI到输出端的通路，可用于测试电路的功能。可使能的触发器可以控制触发器工作与否，增加了电路设计的灵活性；可测试的触发器在系统的插入测试以及故障检测领域有着广泛的应用。因此带使能测试功能的触发器的功耗和延时性能在集成电路领域也越来越受到关注。CMOS集成电路的功耗来源主要有动态功耗、静态功耗、短路电流功耗和泄漏电流功耗。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数，即PDynamic＝CLVDDVSwingfα (1) 其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和VSwing均可以减小电路的动态功耗。区别于数据信号线网，时钟信号线网具有大互连线寄生电容和高信号活性的特点，通过降低时钟信号线网的电压信号摆幅VSwing可以在保证电路性能的条件下减小时钟互连线上消耗的能量。触发器电路单元广泛应用于集成电路设计。如图1所示是同步扫描使能触发器电路单元示意图。如图2所示为具有相同逻辑功能的广泛应用在数字电路标准单元库设计中的传统的触发器电路单元FFSEDHD1X的基本电路结构，这里以VeriSilicon 0.15μm工艺数字标准单元库中互补输出、上升沿触发的同步扫描使能触发器电路单元FFSEDHD1X为例说明(见文献“SPICEModel of 0.15um Generic(1.5V/3.3V)1P7M Process”Document numberGSMC_L015S7G0_SPI_V1.3 &“VeriSilicon GSMC 0.15μm High-Density Standard CellLibrary Databook”)。这种电路结构的主要特点是基本触发器结构比较简单，但是其扫描测试端和使能端的加入相对复杂，同时由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai“A Reduced Clock-Swing Flip-Flop(RCSFF)for63％Power Reduction”，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-precharge flip-flop for more than 30％ power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如图3所示。这种触发器电路的最大特点是在保持电路工作在低电压摆幅条件下的同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗，使得即使采用正常的全摆幅时钟信号，电路的功耗相比于传统触发器仍然有明显改善。但是，SAFF_CP电路存在的问题是，由于输出锁存器电路采用了交叉耦合NAND2(NAND2二输入端与非门)结构，造成触发器电路输出端上升沿延时和下降沿延时极不对称，给电路单元的使用带来了潜在的问题。如图4所示为交叉耦合NAND2锁存器电路。以Vouta输出端为例，当Vina为低电平‘0’，同时Vinb为高电平‘1’时，信号经过与非门NAND2_a，使得Vouta产生上升沿翻转；当Vina为高电平‘1’，同时Vinb为低电平‘0’时，Vouta不会立刻产生翻转，而是要等到Voutb首先翻转到高电平‘1’，之后才会在Vouta产生下降沿翻转。由此可见，对于采用交叉耦合NAND2锁存器电路作为输出端的SAFF_CP电路，输出端信号产生下降沿翻转总会比产生上升沿翻转多出一个门的延时，因此产生了电路上升沿延时和下降沿延时不对称的问题。传统触发器中扫描端和使能端采用三态门输入，如图5所示。这种结构的优点在于逻辑功能直观明确，实现简单，但是相对来说晶体管数目较多(每个三态门由四个晶体管组成)，同时为了保证驱动能力和延时性能，晶体管的尺寸通常比较大。这就带来了面积和功耗的增加。
技术实现思路
本专利技术的目的是在现有的条件预充结构的低电压摆幅时钟信号驱动的触发器电路即SAFF_CP电路的基础上作一定的改进，提出一种基于此结构的输出端信号下降沿翻转和上升沿翻转时其延时对称且建立时间很小的低功耗同步扫描使能条件预充CMOS触发器，并且扫描端和使能端改用尺寸较小、晶体管数目较少的传输门输入，如图6所示。本专利技术的特征在于它含有同步扫描使能条件预冲CMOS触发器，包括第一级锁存器，包含第1“或”逻辑电路，第2“或”逻辑电路，第1PMOS管，第2PMOS管，第3PMOS管，第4PMOS管，第6NMOS管，第7NMOS管，第2NMOS管，第3NMOS管，第1反相器以及第1NMOS管，其中第1“或”逻辑电路，包含有两个衬底互连后接地的NMOS管，分别记为MN8、MN9管，所述MN9管的栅、源两极同接来自于输入数据信号D的一个中间信号DI；该MN8管的源极接时钟信号CLK本文档来自技高网...

【技术保护点】
同步扫描使能条件预冲ＣＭＯＳ触发器属于扫描和使能触发器领域，其特征在于，它含有：第一级锁存器，包含第１“或”逻辑电路，第２“或”逻辑电路，第１ＰＭＯＳ管，第２ＰＭＯＳ管，第３ＰＭＯＳ管，第４ＰＭＯＳ管，第６ＮＭＯＳ管，第７ＮＭＯＳ管，第２ＮＭＯＳ管，第３ＮＭＯＳ管，第１反相器以及第１ＮＭＯＳ管，其中：第１“或”逻辑电路，包含有两个衬底互连后接地的ＮＭＯＳ管，分别记为（ＭＮ８）、（ＭＮ９）管，所述（ＭＮ９）管的栅、源两极同接来自于输入数据信号Ｄ的一个中间信号ＤＩ；该（ＭＮ８）管的源极接时钟信号ＣＬＫ，栅极接所述信号ＤＩ的反相信号Ｄｂ；第２“或”逻辑电路，包含有两个衬底互连后接地的ＮＭＯＳ管，分别记为（ＭＮ１０）、（ＭＮ１１）管，所述（ＭＮ１１）管的源栅两极同接所述信号Ｄｂ；所述（ＭＮ１０）管的源极接所述时钟信号ＣＬＫ，而栅极接所述信号ＤＩ；第１ＰＭＯＳ管，记为（ＭＰ１）管，该管的源极和衬底共同接电源电压Ｖ↓［ＤＤ］，而栅极则与第１“或”逻辑电路中所述（ＭＮ８）和（ＭＮ９）管的漏极相连；第２ＰＭＯＳ管，记为（ＭＰ２）管，该管的源极和衬底相连后接电源电压Ｖ↓［ＤＤ］，而栅极则与第２“或”逻辑电路中所述（ＭＮ１０）和（ＭＮ１１）管的漏极相连；第３ＰＭＯＳ管，记为（ＭＰ３）管，该管的源极和衬底共同接电源电压Ｖ↓［ＤＤ］；第４ＰＭＯＳ管，记为（ＭＰ４）管，该管的源极和衬底共同接电源电压Ｖ↓［ＤＤ］；第６ＮＭＯＳ管，记为（ＭＮ６）管，该管的源极同时和所述第１ＰＭＯＳ管（ＭＰ１）管和第３ＰＭＯＳ管（ＭＰ３）管的漏极、第４ＰＭＯＳ管（ＭＰ４）管的栅极相连，构成所述第一级锁存器的互补输出节点，记为（Ｘ）节点；所述第６ＮＭＯＳ管（ＭＮ６）管的栅极同时和所述第２ＰＭＯＳ管（ＭＰ２）和第４ＰＭＯＳ管（ＭＰ４）管的漏极、第３ＰＭＯＳ管（ＭＰ３）管的栅极相连，构成所述第一级锁存器的另一个互补输出节点，记为（Ｙ）节点；所述第６ＮＭＯＳ管（ＭＮ６）管的衬底接地；第７ＮＭＯＳ管，记为（ＭＮ７）管，该管的源极和所述节点（Ｙ）相连，栅极和所述节点（Ｘ）相连，衬底接地；第２ＮＭＯＳ管，记为（ＭＮ２）管，该管的源极和所述第６ＮＭＯＳ管（ＭＮ６）管的漏极相连，衬底接地；第３ＮＭＯＳ管，记为（ＭＮ３）管，该管的源极和所述第７ＮＭＯＳ管（ＭＮ７）管的漏极相连，衬底接地；第１反相器，记为（Φ１），该反相器的输入端接所述第２ＮＭＯＳ管（ＭＮ２）管的栅极后再连接所述...

【技术特征摘要】

【专利技术属性】
技术研发人员：杨华中，曹玉婷，乔飞，汪蕙，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[]