本文公开了具有逻辑元件粒度（ｇｒａｎｕｌａｒｉｔｙ）的冗余的ＰＬＤ。这一ＰＬＤ包括多个以阵列排列的ＬＡＢ与用于互连阵列内的ＬＡＢ的多条水平与竖直ＬＡＢ互连线。每个ＬＡＢ还包括预定数目的逻辑元件与冗余电路，用来在预定逻辑元件之间用无缺陷逻辑元件代替有缺陷逻辑元件，这一代替通过将原本提供给有缺陷逻辑元件的编程数据转移到无缺陷逻辑元件来实现。
【技术实现步骤摘要】
0002本专利技术主要涉及含有逻辑阵列块阵列的可编程逻辑器件 (PLD)，每个阵列块包括多个逻辑元件；而且本专利技术更具体地涉及 拥有逻辑元件粒度(granularity)的冗余的PLD。
技术介绍
0003可编程逻辑器件(PLD)为半导体集成电路，其包括能够通 过编程来执行许多逻辑功能的固定逻辑电路。在半导体工业中，PLD 因为一些原因变得逐渐流行。由于芯片制造工艺的进步，专用集成电 路(ASIC)的设计已变得难以置信地复杂。这种复杂性不但增加了设 计成本，而且增加了开发特定用途设计所需的持续时间。与这一问题 相应的是，产品寿命周期正在迅速地缩短。结果，对于原始设备制造 商(OEM)来说设计并使用ASIC往往是不可行的。OEM因此越来越 依靠PLD。加工技术的相同进步也已经导致PLD有更高的密度与更快 的速度性能。高级的编程软件使得能够快速地为PLD开发复杂的逻辑功能。此外，逻辑设计通常也能够容易地从一代PLD移植到下一代，这更縮短了产品开发时间。与ASIC性价比的接近和产品开发时间的 縮短使许多OEM不得不使用PLD。0004大部分PLD具有的芯片体系结构包括一个二维的逻辑模块阵 列。行与列的逻辑模块互连线路，通常是可变长度与速度的线路，提 供了在阵列中逻辑模块之间的信号与时钟互连。逻辑模块经常由不同 的名字来指代，例如被Altera公司(本申请的受让人)称为逻辑阵列 模块或LAB;而Xilinx公司使用的名称为可配置逻辑模块(CLB)。 在Altem结构体系中，LAB被进一步分成多个个体逻辑元件，它们被 称作逻辑元件(LE)或自适应逻辑模块(ALM)。在Xilinx体系结构 中，CLB也包括一组被称作逻辑单元或LC的逻辑元件。LE、 LC或 ALM每种一般都包括诸如査找表(LUT)、用于生成寄存输出的寄存 器、加法器以及其他用于实现各种逻辑与算术功能的电路这样的元件。 为了简单，任何含有多个LE、 LC或ALM的逻辑模块，无论其被组 织成LAB或CLB的形式，在此之后统称为LAB。决不可将术语"LAB" 解释为限制本专利技术为特定的PLD体系结构，并且本术语旨在覆盖任何 PLD体系结构，这类PLD体系结构使用成组在一个模块中的任何类型 的逻辑元件。0005PLD互连包括至少两个级别(i)提供LAB之间线路选择 的LAB互连线；(ii)提供LAB内部的线路选择的LAB内连线。关 于PLD的两级互连层次的详细解释，参见美国专利6,970,014，该专 利并入本文以满足全部目的。0006具有冗余的PLD能够通过提供用来代替器件上有缺陷电路的 冗余电路来帮助提高产品产量。例如在基于行的冗余方案中，至少一 个多余的逻辑行被提供给指定的逻辑区域。如果在该区域的某一行检 测到一个缺陷，那么用于根据用户的设计配置PLD的编程数据会改变 以绕过有缺陷的行。换句话说，在有缺陷行后面的每个连续的行代替其 下面的行，并且最后的逻辑行被转移到冗余行。按这一方法，有缺陷行 被避开并被冗余行代替。对于可编程逻辑器件(PLD)的冗余的示例， 参见美国专利6,201，404、6,344，755、7,180，324号以及序列号为10/159581 的美国申请，这些已转让给本申请的受让人并以引用方式并入本文以满足全部目的。0007关于使用PLD上的冗余存在几个问题。 一个问题是增加冗余逻辑造成的成本增加，冗余逻辑会占用管芯上的空间，却不可用于实现用户的电路设计。例如，考虑被分为五个区域的PLD，每个区域包 含20行。为了实现冗余，要求每个区域都提供至少一个冗余行。因此， 在一个有一百行的器件中，需要五个多余的列来实现冗余。在这个示 例中，实现冗余意味着百分之五(5%)的损失。第二个问题关于连通 性。为了确保每个行能够担当相邻行的替代，有必要包括用户不可见 的额外线路选择开关，所以每一行不但能够访问用户可见的信号，而 且能够访问仅为冗余实现行移动时需要的信号。此外，额外的线路选 择开关需要延长超过导线的指定长度，超过量为冗余方案所用的物理 位移量。0008当前的冗余方案具有一个LAB的行粒度。换句话说，每个逻 辑区域包含一个额外的LAB行，用于实现冗余。因为每个LAB行包 含相对大量的逻辑元件与其他电路，所以具有LAB的行粒度的冗余方 案对于芯片上可利用的逻辑总量而言意味着相当大的损失。 一个LAB 的行粒度也引起互连的问题。将LAB互连线的长度延长一个LAB也 会引起传播延时，特别是使用交叉的LAB互连线时。0009因此，需要在每个逻辑区域内具有逻辑元件行粒度的冗余的 PLD。
技术实现思路
0010本专利技术公开一种带有逻辑元件行粒度冗余的PLD。这种PLD 包括以阵列排列的多个LAB与将该阵列的这些LAB相互连接的多条 水平与竖直的LAB互连线。每一个LAB还包括预定数目的逻辑元件 与冗余电路，用于通过将原本给有缺陷逻辑元件的编程数据转移到无 缺陷的逻辑元件，在预定的逻辑元件中用无缺陷的逻辑元件代替有缺 陷的逻辑元件。附图说明0011本专利技术可通过参考以下描述并结合附图得到最佳的理解，这些附解说明了本专利技术的特定实施例。0012图1为依照本专利技术的可编程逻辑器件(PLD)架构的框图。0013图2为依照本专利技术，被多条水平与竖直的LAB互连线相互连 接的许多LAB的图示。0014图3为依照现有技术的传统LAB的图示。0015图4图解说明一个为LAB提供输入的多路复用器装置。0016图5为依照本专利技术一个实施例的两个LAB的逻辑示意图。0017图6为依照本专利技术另一个实施例的四个LAB的逻辑示意图。0018图7为依照本专利技术另一个实施例的LAB的逻辑示意图。0019需要注意的是，在图中，相同的参考编号所指代的是相同的 元件。具体实施例方式0020本专利技术现在将参照附图中图示说明的各种实施例进行具体说 明。在接下来的描述中，通过阐明具体细节提供对本专利技术的深入理解。 但是很显然，对于本领域的技术人员，在不使用本文阐明的某些实施 细节的情况下也可以实现本专利技术。应该理解的是，为了避免不必要地 模糊本专利技术，本文没有对众所周知的操作进行细节描述。此外，应该 注意的是，本专利技术的技术可用于各种系统或电子器件，例如可编程器 件与专用集成电路(ASIC)器件。0021参考图1，本图显示了本专利技术的可编程逻辑器件(PLD)的框 图。PLD10包括一个基于行与列的二维结构，其包括排列在芯片外围 的多个输入/输出元件(IOE) 12，贯穿器件分组成行和列的多个逻辑 阵列块(LAB) 14，在一些LAB14之间以列为组的随机存取存储器(RAM)模块16，在器件内以列为组的数字信号处理(DSP)块18， 贯穿器件以及一些LAB14之间同样以列为组的第二 RAM块20，以及 一个或更多个M-RAM存储器块22，每个处于贯穿器件的不同位置。0022LAB14包括预定数目的逻辑元件(图中不可见)。在各种实 施例中，逻辑元件的数量可从两个到十六个或更多个变化。RAM块16 是有预定数目的数据位与额外校验位的简单双端口存储器块。RAM块 16为器件提供专用的简单双端口或单端口存储器。DSP块18用来实现数字信号处理功能，例如，有限冲击响应(FIR)与无限冲击响应(IIR)滤波。第二存储器块20本文档来自技高网...
【技术保护点】
一种设备，包含： 可编程逻辑器件，所述可编程逻辑器件包括： 以阵列排列的多个ＬＡＢ；以及 互连所述阵列中多个ＬＡＢ的多条水平与竖直ＬＡＢ互连线，其中每个ＬＡＢ还包括： 预定数目的逻辑元件，以及 冗余电路，其用于通过将原本提供给有缺陷逻辑元件的编程数据转移到无缺陷逻辑元件，将所述预定数目逻辑元件中的有缺陷逻辑元件替换为无缺陷逻辑元件。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：D刘易斯，D卡什曼，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：US[美国]
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