一种基于铁电肖特基隧穿结的半导体结构及其制备方法技术

本发明专利技术涉及一种基于铁电肖特基隧穿结的半导体结构，包括：衬底；第一隔离层，设置在所述衬底的上表面；沟道层，所述沟道层设置在所述第一隔离层的上表面，包括本征区和掺杂区，所述掺杂区的上表面与所述沟道层的上表面齐平；第一电极层，设置在所述本征区的上表面；第二电极层，设置在所述掺杂区的上表面；铁电层，设置在所述第一电极层和所述第二电极层之间，并且覆盖所述第一电极层的部分上表面；以及第三电极层，所述第三电极层设置在所述铁电层和所述第二电极层的上表面。本发明专利技术的半导体结构利用铁电肖特基隧穿结优异的单向导电特性，并通过铁电层控制铁电肖特基隧穿结宽度来实现器件的开关及存储，使得开关控制具有良好非易失性阻抗特性和单向导电性。失性阻抗特性和单向导电性。失性阻抗特性和单向导电性。

【技术实现步骤摘要】
一种基于铁电肖特基隧穿结的半导体结构及其制备方法


[0001]本专利技术涉及微电子器件领域，具体涉及一种基于铁电肖特基隧穿结的半导体结构及其制备方法。

技术介绍

[0002]随着“万物互联，万物智联”的时代来临，人们对各领域应用智能化需求迫切，现存的人工智能技术以及相应的硬件已不能满足时代的需求。目前存算一体神经形态芯片作为神经形态计算技术的重要硬件支撑，不仅具备大规模并行处理、自组织和自学习等类脑功能，还可通过分布式存储和运算结构突破冯氏架构“存储墙”的限制，在综合信息处理等有高算力、高能效、多任务并行和自学习功能需求的领域有着不可替代的应用前景。
[0003]受人脑神经网络结构启发，非易失性忆阻器通过模拟神经突触行为，可构成具备类脑功能的存算一体神经形态芯片。目前已知的能够模拟神经突触行为的非易失性忆阻器包括：具有双向模拟电阻调制行为的1T1R单元、非易失性相变忆阻器、非易失性铁电隧穿结忆阻器等。但相关器件结构受限于电阻性双向导通工作模式，导致复杂神经网络多层级神经元的信号双向反馈行为和系统紊乱，因此相关器件仍不具备构建高能效和高稳定超大规模存算一体神经形态芯片的能力。
[0004]因此，需要开发一种新的半导体结构，其既具有良好非易失性阻抗特性，又具有优异的单向导电性。

技术实现思路

[0005]本专利技术的目的是克服现有技术的缺点，提供一种基于铁电肖特基隧穿结的半导体结构，其利用铁电肖特基隧穿结优异的单向导电特性，并通过铁电层控制铁电肖特基隧穿结宽度来实现器件的开关及存储，使得开关控制具有良好非易失性阻抗特性和单向导电性。
[0006]本专利技术的另一目的是提供所述半导体结构的制备方法。
[0007]为了实现以上目的，本专利技术提供如下技术方案。
[0008]一种基于铁电肖特基隧穿结的半导体结构，包括：
[0009]衬底；
[0010]第一隔离层，设置在所述衬底的上表面；
[0011]沟道层，所述沟道层设置在所述第一隔离层的上表面，包括本征区和掺杂区，所述掺杂区的上表面与所述沟道层的上表面齐平；
[0012]第一电极层，设置在所述本征区的上表面；
[0013]第二电极层，设置在所述掺杂区的上表面；
[0014]铁电层，设置在所述第一电极层和所述第二电极层之间，并且覆盖所述第一电极层的部分上表面；以及
[0015]第三电极层，所述第三电极层设置在所述铁电层和所述第二电极层的上表面。
[0016]本专利技术还提供一种基于铁电肖特基隧穿结的半导体结构的制备方法，包括：
[0017]提供衬底；
[0018]在所述衬底的上表面由下至上依次形成第一隔离层和沟道层；
[0019]对部分所述沟道层进行离子注入以形成掺杂区，其中未进行离子注入的部分为本征区；
[0020]在离子注入后，对所述沟道层进行退火激活处理；
[0021]在所述本征区的上表面形成第一电极层，并在所述掺杂区的上表面形成第二电极层；
[0022]对所述第一电极层和所述第二电极层进行退火处理，使它们与所述沟道层形成电学接触；
[0023]在所述第一电极层和所述第二电极层之间形成铁电层，并使其覆盖所述第一电极层的部分上表面；
[0024]对所述铁电层进行退火处理，以激活所述铁电层的铁电性；以及
[0025]在所述铁电层和所述第二电极层的上表面形成第三电极层。
[0026]相比现有技术，本专利技术的有益效果：
[0027]本专利技术提供了一种基于铁电肖特基隧穿结的半导体结构，其利用铁电材料的极化特性，对铁电层施加脉冲后在其表面产生稳定的极化电荷，并使稳定的极化电荷与由具有较大功函数的第一电极层金属和较低掺杂浓度的半导体(即本征区)所形成的宽势垒铁电肖特基隧穿结相结合，通过施加不同脉冲电压使得铁电层表面产生不同种类的电荷，从而在沟道层内感应出相应的载流子，进而稳定地调控铁电肖特基隧穿结势垒宽度，实现稳定的开关态存储。而由于整个存储信息是通过半导体与金属所形成的铁电肖特基隧穿结来表现电学特性，因此其具备了单向导通的特性。在稳定的极化电荷其通过铁电层控制铁电肖特基隧穿结宽度来实现器件的开关及存储，使得开关控制具有稳定特性且具有单向导电性。
[0028]此外，本专利技术半导体结构中的载流子通过隧穿以及漂移扩散方式进行传输，因此使得半导体结构具有较大的开态电流。另外，由于铁电层的极化控制，由第一电极层和本征区形成的铁电肖特基隧穿结在开态下的势垒宽度变小，关态下的势垒宽度变大，因此使得半导体结构具有非常大的电流开关比。
[0029]另外，本专利技术的第一电极层和本征区之间以及第二电极层和掺杂区之间均形成有铁电肖特基隧穿结，通过双侧肖特基势垒，使得在写入时产生较大分压，从而减少电极数量，同时由于第一电极层和第二电极层可实现稳定的写入与读出，因此本专利技术的半导体结构可高密度集成，实现类神经网络的搭建与仿真。
附图说明
[0030]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
[0031]图1为本专利技术的基于铁电肖特基隧穿结的半导体结构的示意图。
[0032]图2
‑
10为本专利技术实施例提供的制备方法中每步得到的结构示意图。
[0033]附图标记说明
[0034]100为衬底，200为第一隔离层，300为沟道层，301为本征区，302为掺杂区，400为第一电极层，500为第二电极层，600为铁电层，700为第三电极层，800为栅介质层，900为导电层，1000为第二隔离层，1100为第三隔离层，1200为第四隔离层，1300为第五隔离层。
具体实施方式
[0035]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0036]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0037]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0038]由于现有的铁电隧穿结器件虽然具有稳定的开关态，但不具有单向导电性。因此本专利技术提供一种新的基于铁电肖特本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于铁电肖特基隧穿结的半导体结构，其特征在于，包括：衬底；第一隔离层，设置在所述衬底的上表面；沟道层，所述沟道层设置在所述第一隔离层的上表面，包括本征区和掺杂区，所述掺杂区的上表面与所述沟道层的上表面齐平；第一电极层，设置在所述本征区的上表面；第二电极层，设置在所述掺杂区的上表面；铁电层，设置在所述第一电极层和所述第二电极层之间，并且覆盖所述第一电极层的部分上表面；以及第三电极层，所述第三电极层设置在所述铁电层和所述第二电极层的上表面。2.根据权利要求1所述的半导体结构，其特征在于，还包括：栅介质层和导电层，由下至上依次堆叠在所述沟道层和所述铁电层之间，并且所述铁电层、所述导电层和所述栅介质层共形。3.根据权利要求2所述的半导体结构，其特征在于，所述栅介质层覆盖所述第二电极层的部分上表面。4.根据权利要求3所述的半导体结构，其特征在于，还包括：第二隔离层，覆盖所述第一电极层的部分上表面并且覆盖部分所述铁电层；以及第三隔离层，设置在部分所述铁电层和部分所述第三电极层之间。5.根据权利要求1或2所述的半导体结构，其特征在于，还包括：第四隔离层，覆盖所述第一电极层的部分上表面和侧表面；第五隔离层，覆盖所述第二电极层的部分上表面和侧表面。6.根据权利要求1或2所述的半导体结构，其特征在于，所述沟道层的厚度为5nm
‑
50nm。7.根据权利要求1或2所述的半导体结构，其特征在于，所述掺杂区的掺杂浓度小于或等于1
×
10
20
cm
‑3；所述掺杂...

【专利技术属性】
技术研发人员：刘艳，周久人，闫钦元，冯雯静，郑思颖，韩根全，郝跃，
申请(专利权)人：西安电子科技大学杭州研究院，
类型：发明
国别省市：