适用纳米级FinFET工艺的低钳位电压静电保护器件制造技术

本发明专利技术提供一种适用纳米级FinFET工艺的低钳位电压静电保护器件，属于鳍式场效应晶体管技术领域。本发明专利技术适用纳米级FinFET工艺的低钳位电压静电保护器件包括第一导电类型衬底、设置在第一导电类型衬底上的第二导电类型深阱区，所述第二导电类型深阱区设有2根以上平行的SCR指条，所述SCR指条包括间隔设置的第一导电类型阱区和第二导电类型阱区，不同的SCR指条间相邻阱区的导电类型均不同。本发明专利技术的有益效果为：本发明专利技术能够显著地降低导通电阻，提升电压钳制能力。升电压钳制能力。升电压钳制能力。

Low clamping voltage electrostatic protection device suitable for nano FinFET process

【技术实现步骤摘要】
适用纳米级FinFET工艺的低钳位电压静电保护器件


[0001]本专利技术涉及鳍式场效应晶体管
，具体涉及一种适用纳米级FinFET工艺的低钳位电压静电保护器件。

技术介绍

[0002]静电放电（Electro
‑
Static Discharge，简称ESD）是集成电路可靠性领域的一个重要分支。随着半导体制造工艺节点不断演进到三维（3D）的鳍式场效应晶体管（FinFET）工艺，芯片内部晶体管的物理尺寸已经趋于物理极限，对ESD放电的耐受能力不断变差；与此同时，芯片引脚的ESD设计窗口也在不断缩减，这无疑增大了ESD防护设计的难度。综上，基于FinFET工艺进行ESD防护研究，是一项非常必要且十分具有挑战性的工作。
[0003]目前，工业界最典型的整体静电防护方案由“二极管器件 + 电源钳位电路”所构成，见附图1（a）。其中，电源钳位电路通常被放置于电源轨（VDD，VCC等）和地轨（GND，VSS等）之间，用于泄放供电轨道上的静电荷。而二极管器件，细分为P型二极管（P型重掺杂区/N阱 DIODE，简称DP）和N型二极管（N型重掺杂区/P阱 DIODE，简称DN），两者的结构剖面图见附图1（b）。通常P型二极管被放置于信号端（Input/Output，简称I/O）与电源轨之间，具有单向导电性，ESD整流方向为：I/O
→
VDD；而N型二极管被放置于信号端（Input/Output，简称I/O）与地轨之间，同样具有单向导电性，ESD整流方向为：GND
→
I/O。通过上述的“二极管器件 + 电源钳位电路”防护网络，便可以实现芯片任意两个端口之间的静电防护功能。
[0004]然而，对于一些高频应用，放置于I/O端口两侧的ESD防护器件自身的寄生电容会严重干扰内部电路的正常工作。对于一些电容预算较低的I/O端口（如射频I/O，高速I/O），为了降低ESD器件自身寄生电容对电路功能的干扰，通常会将二极管堆叠起来，作为I/O端口的ESD防护器件。此时，总的寄生电容会近似变为原来单个二极管的1/N，其中N代表堆叠数目。然而，随着二极管堆叠数目的增大，寄生电阻也线性提升，这会大幅恶化电压钳制性能，尤其是对于ESD设计窗口已经非常狭小的FinFET工艺，可谓雪上加霜。此时，考虑上述“二极管器件 + 电源钳位电路”的整体静电防护网络，对于一些电流路径较远的静电泄放模式，如I/O端口到地端口（PS模式）或电源端口到I/O端口（ND模式），由于堆叠二极管较大的导通电阻，使得ESD电压有可能在较小的电流下就超出设计窗口上限，造成芯片的提早失效。
[0005]为了优化上述堆叠二极管带来的导通电阻增大问题，学术界和工业界进行了大量的研究工作。其中，一种名叫“直连型可控硅整流器（Directly
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connected silicon
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controlled rectifier，DCSCR）”的二极管辅助触发的可控硅整流器器件，以其较低的寄生电容和导通电阻，以及相对简单的结构设计，得到了广泛的关注，目前业界已经提出了各种各样的DCSCR变体。附图2（a）中展示了这些DCSCR的应用方式可以注意到，DCSCR正阴极在整体防护网络中的连接方式，与附图1（a）中二极管的连接方式相一致。附图2（b）展示了DCSCR的等效电路图。相比标准SCR器件，DCSCR通过一根金属导线，将N阱和P阱的阱接触相短接，以构造一条低电压的触发通道，其中，ANODE为器件的阳极，CATHODE为器件的阴极。附图2
（c）展示了DCSCR的典型传输线脉冲（Transmission line pulse，TLP）I
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V曲线，可以看到，DCSCR的典型触发电压a约为两个二极管压降之和，即1.5V。此外，当DCSCR导通后，器件内部强烈的电导调制效应会使得I
‑
V曲线上产生一个回滞（snapback）行为。正是这个回滞行为，帮助DCSCR在完全导通后，可以获得比传统堆叠二极管更低的导通阻抗和更优越的电压钳制特性。
[0006]图3展示了现有的在FinFET工艺上实现的DCSCR器件的三维结构图，考虑可视性，这里一共展示了两个视角。图4（a）为第一视角，即平行于Fin方向的在鳍片结构Fin 83中部往下剖的剖面图，可以看到，P阱P110，N阱N120和P阱P130，以及其上方或内部的有源区，Fin及HKMG，共同组成了DCSCR的单根指条，其内部可以贡献两条沿着Fin方向流动的SCR电流通路，分别为通路13和通路23，两条路径的电流方向相反。此外，对于更低的导通阻抗或更高的ESD鲁棒性指标，上述单根DCSCR指条，可以通过“多指条缩放”的方式来实现。比如，图3中，P阱P140，N阱N150和P阱P160，以及其上方或内部的有源区，Fin及HKMG，共同组成了DCSCR的第二根指条，P阱P170，N阱N180和P阱P190，以及其上方或内部的有源区，Fin及HKMG，共同组成了DCSCR的第三根指条。上述三根DCSCR指条通过金属互联线相互并联，以实现更优越的ESD防护性能。
[0007]附图4（b）为第二视角，即垂直于Fin方向的剖面图，此时可以明显地看到，所有SCR电流，均只在各自所属的指条内，沿着Fin方向流动；而多根指条之间，并没有任何的电流耦合。也就是说，在附图3的器件结构中，只存在沿着Fin流动的ESD电流，而在垂直于Fin方向上，没有导通电流。
[0008]综上，所有这些DCSCR变体，在电压钳制能力优化上，均只考虑到了单指条内部的结构优化，而忽略了多指条缩放过程中的二次优化工作。也就是说，这些DCSCR器件，当单指条结构优化完成后，在芯片集成应用时，只是通过增加指条数目的方式来缩放最终的器件宽度，以满足实际的导通电阻指标。对于FinFET工艺，ESD设计窗口非常狭小，使得导通电阻指标通常非常苛刻。这就造成实际的DCSCR器件通常较大，这反过来又增加了寄生电容，并会占用更多的版图面积。

技术实现思路

[0009]为解决现有技术中的问题，本专利技术提供一种适用纳米级FinFET工艺的低钳位电压静电保护器件。
[0010]本专利技术适用纳米级FinFET工艺的低钳位电压静电保护器件，包括第一导电类型衬底、设置在第一导电类型衬底上的第二导电类型深阱区，所述第二导电类型深阱区设有2根以上平行的SCR指条，所述SCR指条包括间隔设置的第一导电类型阱区和第二导电类型阱区，不同的SCR指条间相邻阱区的导电类型均不同。
[0011]本专利技术作进一步改进，所述SCR指条还包括设置在所述第一导电类型阱区和第二导电类型阱区上表面的鳍片结构Fin，所述鳍片结构Fin的数量为多根，平行沿SCR指条长度方向延伸分布。
[0012]本专利技术作进一步改进，所述鳍片结构Fin包括分布设置在所述第一导电类型阱区和第二导电类型阱区上方的1个以上的第一导电类型有源区和第二导电类型有源区，相邻的有源区之间设有高K金属栅HKMG，所述第一导电类本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.适用纳米级FinFET工艺的低钳位电压静电保护器件，其特征在于：包括第一导电类型衬底、设置在第一导电类型衬底上的第二导电类型深阱区，所述第二导电类型深阱区设有2根以上平行的SCR指条，所述SCR指条包括间隔设置的第一导电类型阱区和第二导电类型阱区，不同的SCR指条间相邻阱区的导电类型均不同。2.根据权利要求1所述的适用纳米级FinFET工艺的低钳位电压静电保护器件，其特征在于：所述SCR指条还包括设置在所述第一导电类型阱区和第二导电类型阱区上表面的鳍片结构Fin，所述鳍片结构Fin的数量为多根，平行沿SCR指条长度方向延伸分布。3.根据权利要求2所述的适用纳米级FinFET工艺的低钳位电压静电保护器件，其特征在于：所述鳍片结构Fin包括分别设置在所述第一导电类型阱区和第二导电类型阱区上方的1个以上的第一导电类型有源区和第二导电类型有源区，相邻的有源区之间设有高K金属栅HKMG，所述第一导电类型阱区上方的第二导电类型有源区设有第一电源脚，所述第二导电类型阱区上方的第一导电类型有源区设有第二电源脚，所述SCR指条上所有的第一导电类型阱区和第二导电类型阱区上对应类型的一个以上有源区通过导电线短接。4.根据权利要求3所述的适用纳米级FinFET工艺的低钳位电压静电保护器件，其特征在于：所述鳍片结构Fin电源阴极侧的电源脚与器件内部寄生的N型鳍式场效晶体管的高K金属栅HKMG的电势短接。5.根据权利要求3所述的适用纳米级FinFET工艺的低钳位电压静电保护器件，其特征在于：设于所述鳍片结构Fin中部的第...

【专利技术属性】
技术研发人员：高东兴，
申请(专利权)人：深圳市晶扬电子有限公司，
类型：发明
国别省市：