一种半导体结构及其制造方法技术

本发明专利技术涉及半导体制造领域，并公开了一种半导体结构及其制造方法，其至少包括：提供一衬底，并形成浅槽隔离结构于衬底上；向衬底内注入第一离子，形成阱区，阱区包括高压区和低压区；氧化高压区和低压区的表层，形成高度氧化区和低度氧化区；在高度氧化区和低度氧化区内形成栅极；向阱区内注入第二离子，形成第一掺杂区和第二掺杂区，且第一掺杂区位于栅极的覆盖区域，第二掺杂区位于栅极两侧；以及向第二掺杂区内注入第三离子，形成源极区和漏极区。本发明专利技术提供了一种半导体结构及其制造方法，能改善半导体结构的逆窄宽度性能。能改善半导体结构的逆窄宽度性能。能改善半导体结构的逆窄宽度性能。

A semiconductor structure and its manufacturing method

【技术实现步骤摘要】
一种半导体结构及其制造方法


[0001]本专利技术属于半导体制造领域，特别涉及一种半导体结构及其制造方法。

技术介绍

[0002]在金属氧化物半导体场效应晶体管（Metal Oxide Semiconductor Field Effect Transistor，简称MOSFET）的器件工艺中，将传输特性曲线中，输出电流随输入电压改变而急剧变化的转折区的中点对应的输入电压称为阈值电压。阈值电压是影响MOSFET导电效率的重要参数之一。目前，由于浅沟槽隔离工艺的应用，会出现阈值电压随着沟道宽度的变窄而降低的问题，具体可参照公开号为CN104425338A的专利技术，而这会影响MOSFET的导电性能。

技术实现思路

[0003]本专利技术的目的在于提供一种半导体结构及其制造方法，能改善半导体结构的逆窄宽度效应。
[0004]为解决上述技术问题，本专利技术是通过以下技术方案实现的：本专利技术提供了一种半导体结构的制造方法，其至少包括：提供一衬底，并形成浅槽隔离结构于所述衬底上；向衬底内注入第一离子，形成阱区，所述阱区包括高压区和低压区；氧化所述高压区和所述低压区的表层，形成高度氧化区和低度氧化区；在所述高度氧化区和所述低度氧化区内形成栅极；向所述阱区内注入第二离子，形成第一掺杂区和第二掺杂区，且所述第一掺杂区位于所述栅极的覆盖区域，所述第二掺杂区位于所述栅极两侧；以及向所述第二掺杂区内注入第三离子，形成源极区和漏极区。
[0005]在本专利技术一实施例中，在注入所述第二离子前，在所述栅极的侧壁上形成侧墙。
[0006]在本专利技术一实施例中，形成所述第一掺杂区的步骤包括：穿透所述栅极向所述阱区内注入所述第二离子。
[0007]在本专利技术一实施例中，形成所述高度氧化区的步骤包括：在高度氧化条件下，于所述高压区上沉积高氧化层。
[0008]在本专利技术一实施例中，形成所述低度氧化区的步骤包括：在低度氧化条件下，沉积低氧化层于所述低压区上和所述高氧化层上。
[0009]在本专利技术一实施例中，所述第一掺杂区和所述第二掺杂区同时注入所述第二离子，且所述第一掺杂区的离子注入深度小于所述第二掺杂区的离子注入深度。
[0010]在本专利技术一实施例中，所述第二离子为硼离子。
[0011]本专利技术提供了一种半导体结构，包括：衬底；浅槽隔离结构，设置于所述衬底上；阱区，设置于所述衬底上，且所述阱区包括高度氧化区和低度氧化区；
栅极，设置于所述阱区上；第一掺杂区，设置于所述阱区内，且所述栅极覆盖在所述第一掺杂区上；第二掺杂区，设置于所述阱区内，且所述第一掺杂区位于所述栅极的两侧；源极区，设置于所述第二掺杂区内；以及漏极区，设置于所述第二掺杂区内。
[0012]在本专利技术一实施例中，所述第二掺杂区的深度大于所述源极区和所述漏极区的深度。
[0013]在本专利技术一实施例中，所述源极区和所述漏极区的深度大于所述第一掺杂区的深度。
[0014]如上所述，本专利技术提供了一种半导体结构及其制造方法，能提供一种容纳高压器件和低压器件的半导体结构，并且半导体结构的阈值电压稳定，当半导体器件的沟道变窄，栅极的阈值电压升高，栅极的阈值电压不会随沟道变窄而减小。通过本专利技术提供的半导体结构的制造方法，获取的半导体器件高压区域和低压区域界线分明，且阈值电压区的掺杂均匀稳定，阈值电压区的掺杂损失小，有利于改善半导体器件的逆窄宽度效应。
[0015]当然，实施本专利技术的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
[0016]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0017]图1为本专利技术所述半导体结构制造方法的流程图。
[0018]图2为衬底及第一光阻层的结构示意图。
[0019]图3为沟槽的结构示意图。
[0020]图4为浅槽隔离结构的示意图。
[0021]图5为注入第一离子的示意图。
[0022]图6为阱区的结构示意图。
[0023]图7为高氧化层的结构示意图。
[0024]图8为第二光阻层的结构示意图。
[0025]图9为高氧化层的结构示意图。
[0026]图10为低氧化层的结构示意图。
[0027]图11为多晶硅层的结构示意图。
[0028]图12为第三光阻层的结构示意图。
[0029]图13为形成栅极的结构示意图。
[0030]图14为形成侧墙的结构示意图。
[0031]图15为侧墙的结构示意图。
[0032]图16为注入第二离子的过程示意图。
[0033]图17为第一掺杂区和第二掺杂区的结构示意图。
[0034]图18为注入第三离子的结构示意图。
[0035]图19为源极区和漏极区的结构示意图。
[0036]图20为衬底上离子掺杂的深度标示图。
[0037]图21为阈值电压调节区和第二掺杂区的掺杂离子状态对比图。
[0038]图22为阈值电压调节区和第二掺杂区的掺杂离子含量对比图。
[0039]标号说明：1第一栅极，2第二栅极，10衬底，101垫氧化层，102垫氮化层，103第一光阻层，104沟槽，105第二光阻层，106第三光阻层，20浅槽隔离结构，30阱区，301低度氧化区，302高度氧化区，40高氧化层，40a第一高氧化层，40b第二高氧化层，50低氧化层，50a第一低氧化层，50b第二低氧化层，60多晶硅层，60a第一多晶硅层，60b第二多晶硅层，70第一氮化物层，70a第二氮化物层，701侧墙，80通道，90第一掺杂区，901第二掺杂区，100源极区，1001漏极区，110阈值电压调节区。
具体实施方式
[0040]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。
[0041]金属氧化物半导体场效应晶体管被广泛应用在模拟电路与数字电路中。在金属氧化物半导体场效应晶体管中，当晶体管由耗尽向反型转变时，要经历一个硅表面电子浓度等于空穴浓度的状态。此时金属氧化物半导体场效应晶体管处于临界导通状态，晶体管的栅极电压为阈值电压。而阈值电压直接影响到金属氧化物半导体场效应晶体管的效能，具备良好窄宽度效应的半导体器件应用在例如数字电路和模拟电路中，能够提升例如数字电路和模拟电路的导电驱动能力。
[0042]请参阅图1
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图19所示，本专利技术提供了一种半导体结构的制造方法，包括步骤S1~步骤S7。
[0043]步骤S1、提供一衬底10，在衬底10上形成浅槽隔离结构20本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，其至少包括：提供一衬底，并形成浅槽隔离结构于所述衬底上；向所述衬底内注入第一离子，形成阱区，所述阱区包括高压区和低压区；氧化所述高压区和所述低压区的表层，形成高度氧化区和低度氧化区；在所述高度氧化区和所述低度氧化区内形成栅极；向所述阱区内注入第二离子，形成第一掺杂区和第二掺杂区，且所述第一掺杂区位于所述栅极的覆盖区域，所述第二掺杂区位于所述栅极两侧；以及向所述第二掺杂区内注入第三离子，形成源极区和漏极区。2.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，在注入所述第二离子前，在所述栅极的侧壁上形成侧墙。3.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，形成所述第一掺杂区的步骤包括：穿透所述栅极向所述阱区内注入所述第二离子。4.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，形成所述高度氧化区的步骤包括：在高度氧化条件下，于所述高压区上沉积高氧化层。5.根据权利要求4所述的一种半导体结构的制造方法，其特征在于，形成所述低度氧化区的步...

【专利技术属性】
技术研发人员：郑大燮，汪常亮，汪文婷，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：