一种半导体升压电路，包括： 用于提供电源电压的电源输入终端； 时钟输入终端，用于提供预定占空度的、在所述电源电压和接地电压之间交替变化的基准时钟信号； 与所述时钟输入终端连接的时钟反相电路，用于提供由反相所述基准时钟信号产生的时钟信号； 具有一端与所述时钟输入终端连接的第一电容器； 具有一端与所述时钟反相电路的输出端连接的第二电容器； 第一导通型的第一ＦＥＴ晶体管，它的漏极与所述第一电容器的另一端连接，栅极与所述第二电容器另一端连接； 第一导通型的第二ＦＥＴ晶体管，它的漏极与所述第二电容器的另一端连接，栅极与所述第二电容器另一端连接； 第二导通型的第三ＦＥＴ晶体管，它的源极与所述电源输入终端连接，栅极与所述时钟反相电路的输出端连接，漏极与所述第一电容器的另一端、所述第一ＦＥＴ晶体管的漏极和所述第二ＦＥＴ晶体管的栅极连接； 第二导通型的第四ＦＥＴ晶体管，它的源极与所述电源输入终端连接，栅极与所述时钟输入终端连接，漏极与所述第二电容器的另一端、所述第二ＦＥＴ晶体管的漏极和所述第一ＦＥＴ晶体管的栅极连接；和 与所述第一和第二ＦＥＴ晶体管的源极连接的外部输出终端。（*该技术在2022年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及一种半导体升压电路，用于升高电压，使之实质上两倍于电源电压，且本专利技术涉及一种装配有半导体升压电路的升压电源装置。然而，在先技术的半导体升压电路中存在一种不利之处例如，为了升高电源电压使之实质上为初始电压的两倍，它需要具有这种击穿电压为加倍电压的晶体管，这样降低了这种电路的效率。根据本专利技术的第一和第二方面，半导体升压电路包括电源输入终端，时钟输入终端，时钟反相电路，第一电容器，第二电容器，第一FET(场效应晶体管)晶体管，第二FET晶体管，第三FET晶体管，第四FET晶体管，和外部输出终端。时钟输入终端接收预定占空度的、在电源电压和接地电压之间交替的基准时钟信号。这个基准时钟信号由时钟反相电路反相。当基准时钟信号是接地电压时，反相的时钟信号变成电源电压，且当第二传导型的第四FET晶体管截止时，第二传导型的第三FET晶体管导通，由此，第一传导型的第二FET晶体管导通，及第一导电型的第一FET晶体管截止。结果是，电源电压由电源输入终端通过第三FET晶体管传导，并存储在第一电容器中，和第二电容器存储的电压通过第二FET晶体管从外部输出终端传送。当基准时钟信号是电源电压时，反相的时钟信号变成接地电压，且因而第三FET晶体管截止，第四FET晶体管导通，由此，第二FET晶体管截止，和第一FET晶体管导通。结果是，电源电压由电源输入终端通过第四FET晶体管传导，并存储在第二电容器中，和第一电容器存储的电压通过第一FET晶体管从外部输出终端传送。如上所述，通过将反相时钟信号的电源电压与已经由电源电压存储的第二电容器的存储电压相加所获得的电压和通过将基准时钟信号的电源电压与已经由电源电压存储的第一电容器的存储电压相加所获得的电压，交替输出到外部，这样使得可以连续地传送实质上是电源电压的两倍的电压，而无需使用具有击穿电压实质上是电源电压的两倍的FET晶体管。特别地，在本专利技术的第二方面，从电压输入终端施加到第三和第四FET晶体管的栅极和源极的电源电压使得布线结构的复杂度比第一方面的半导体升压电路中的复杂度小得多，并减少了基准时钟信号的负载。根据本专利技术第三方面，当基准时钟信号在接地电压时，反相的时钟信号变成电源电压，第二FET晶体管导通时第一FET晶体管截止。结果是，电源电压从电源输入终端通过第一二极管传导并存储在第一电容器中，和第二电容器存储的电压通过第二FET晶体管从外部输出终端传送。当基准时钟信号是电源电压时，反相的时钟信号变成接地电压，第二FET晶体管截止，第一FET晶体管导通，结果是，电源电压从电源输入终端通过第二二极管传导，并存储在第二电容器中，和第一电容器存储的电压通过第一FET晶体管从外部输出终端传送。如上所述，通过将反相时钟信号的电源电压与由电源电压产生的第二电容器的存储的电压相加所获得的电压和通过将基准时钟信号的电源电压与由电源电压产生的第一电容器的存储的电压相加所获得的电压交替输出到外部，结果连续输出的电压实质上是电源电压的两倍。最后，根据本专利技术的第三方面，从第一和第二二极管施加到第一和第二电容器上的电压使得布线结构的复杂度要比第一和第二方面中的复杂度还要小得多。参考附图，从下面的描述中可知本专利技术的上述和其它目的、特征和益处将会变的很清楚，其中附图描述了本专利技术的例子。如图2所示，半导体升压电路100包括在升压电源装置120中，升压电源装置120包括在数据存储装置130中。除了半导体升压电路100之外，升压电源装置120包括电源单元121和时钟产生器122；和除了升压电源装置120之外，数据存储装置130包括FeRAM 131和写/擦除电路132。如图3A所示，电源单元121由诸如二次电池的直流电源组成，并连续地产生标准的3.0V电源电压。如图3B所示，来自电源单元121的电源电压提供给时钟产生器122，并且时钟产生器122产生预定占空度的、在电源电压和接地电压之间交替变化的基准时钟信号。半导体升压电路100接收来自电源单元121的电源电压和来自时钟产生器122的基准时钟信号作为输入，并提供实质上为电源电压两倍的加倍电压。在FeRAM 131中的数据写和数据擦除是在实质上两倍于标准电源电压的电压时执行的。在由半导体升压电路100提供加倍电压时，写/擦除电路132在FeRAM 131中执行数据写和数据擦除。如附图说明图1所示，在半导体升压电路100中，电源电压从电源单元121施加到电源输入终端101，和接地电压施加到接地电位终端102。来自时钟产生器122的基准时钟信号作为输入施加到时钟输入终端103。如图3所示，反相器104将从时钟输入终端103施加的基准时钟信号反相。FET晶体管105和106由非掺杂的n沟道FET晶体管组成，且不仅接地电压连续地从接地电位终端102施加到后栅极，而且电源电压连续地从电源输入终端101施加给源极。由于反相的时钟信号从反相器104施加给FET晶体管105的栅极，当反相的时钟信号是电源电压时，从电源输入终端101施加到源极的电源电压传导到漏极，而当反相的时钟信号在接地电压时，不传导该电压。由于基准时钟信号是从时钟输入终端103施加到FET晶体管106的栅极的，当基准时钟信号是接地电压时，施加给源极的电源电压不传导给漏极，当基准时钟是电源电压时，传导该电压。电容器107的一端与FET晶体管105的漏极连接，另一端与时钟输入终端103连接。结果是，当基准时钟信号变成接地电压且反相的时钟信号变成电源电压时，电容器107存储从电源输入终端101通过FET晶体管105施加到电容器107的一端的的电源电压。另一方面，当基准时钟信号变成电源电压时，电容器107提供给FET晶体管109存储的电源电压和基准时钟信号的电源电压。电容器108的一端与FET晶体管106的漏极连接，另一端与反相器104连接。结果是，当基准时钟信号变成电源电压且反相的时钟信号变成接地电压时，电容器108存储由电源输入终端101通过FET晶体管106提供的电源电压到电容器108的一端。并当反相的时钟信号变成电源电压时，提供电源电压给FET晶体管110。如上所述，电容器107和108存储由电源输入终端101提供的电源电压，并提供电源电压与基准时钟信号和反相的时钟信号的电源电压，由此，输出电压实质上是6.0V，或者是电源电压的两倍。如图4和5所示的例子，由检验计算机模拟半导体升压电路100的操作示出输出电压大约为5.9V。FET晶体管109和FET晶体管110由p沟道晶体管组成，其中源极和后栅极相互连接。FET晶体管109的漏极与电容器107连接，和它的栅极与电容器108连接。FET晶体管110的漏极与电容器108连接，和它的栅极与电容器107连接。由于电容器108的存储电压施加到FET晶体管109的栅极上，当施加到漏极的电容器107的存储电压比通过将阈值电压加到这一FET晶体管的栅极电压而获得的电压高时，漏极电压传导到源极，但是当这一电压比通过将阈值电压加到这一FET晶体管的栅极电压而获得的电压低时，不传导漏极电压。当施加到漏极的电容器108的存储电压比通过将阈值电压与加到栅极的电容器107的存储电压相加而获得的电压高时，FET晶体管110的漏极电压传导到源极，当这一电压比通过将阈值电压与加本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：浜迫朱季，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：
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