一种集成电路芯片的测试方法、装置和存储介质制造方法及图纸

本发明专利技术的目的在于提供一种集成电路芯片的测试方法、装置和存储介质，从而可以有效降低集成电路芯片的测试功耗；为达到上述目的，本发明专利技术的解决方法是提供一种集成电路芯片的测试方法、装置和存储介质，测试时，测试装置通过初始的移位动作将各寄存器的数据作为测试信号提供给集成电路芯片的各电路模块，接下来通过捕获动作在各寄存器中获得各逻辑电路的输出数据。然后，反复进行移位动作和捕获动作，通过将所获得的各电路模块的输出数据与其期望值进行比较，来执行各逻辑电路的测试。来执行各逻辑电路的测试。

【技术实现步骤摘要】
一种集成电路芯片的测试方法、装置和存储介质


[0001]本申请涉及集成电路
，特别是涉及一种集成电路芯片的测试方法、装置、计算机设备和存储介质。

技术介绍

[0002]随着集成电路芯片技术的飞速发展，低功耗、高性能、高可靠性的设计要求也越来越高。电路的扫描测试(Scan test)技术是常见的用于测试集成电路芯片的可测试性设计(DFT)技术。扫描测试技术将时序电路中的普通寄存器转换成可扫描的寄存器，然后将可扫描的寄存器串成扫描链，通过扫描的方式完成集成电路芯片的测试。扫描测试技术首先在移位(Shift)周期，将伪随机或者预定测试激励源(stimuli)移位到所有扫描链中。随后，在捕获(Capture)周期，将测试响应锁存在一些或所有扫描链中，捕获到扫描链中的值可以在下一个周期移位输出。如此不断重复移位周期和捕获周期来进行测试，将输出响应与预期的正确结果进行比较来判断集成电路芯片是否出现故障。
[0003]随着扫描寄存器(Scan Cells)的增多，在扫描测试的时候，集成电路芯片的功耗也会增大。功耗的增大会导致集成电路芯片的温度升高，从而集成电路芯片内部的电性参数发生偏移，最终导致测试失效，影响芯片良率。集成电路芯片扫描测试的功耗主要分为移位功耗和捕获功耗。移位功耗是指芯片中的寄存器处于移位周期下的功耗，捕获功耗是指芯片中的寄存器处于捕获周期下的功耗。扫描测试模式下集成电路芯片中的寄存器处于频繁翻转的状态，其功耗通常会比正常功能模式下的功耗大好几倍。现有的技术中有通过降低时钟频率来降低测试功耗的方案，但是随着集成电路芯片规模的增大，降低时钟频率已无法满足降低测试功耗的需求。同时，现有技术中也有通过数字建模来重新排列扫描链的方法来实现降低测试功耗，但是其应用于大规模生产测试尚存在难处。因此，需要一种可以用于量产的可以降低测试功耗的测试方法和装置。

技术实现思路

[0004]基于此，有必要针对上述技术问题，提供一种能够用于量产的低功耗集成电路芯片芯片的测试方法、装置和存储介质。
[0005]根据本公开的一方面，提供了一种集成电路芯片的测试方法，其特征在于，所述方法包括：
[0006]在所述集成电路芯片扫描测试的移位阶段，产生所述集成电路芯片扫描测试的时钟，其中所述集成电路芯片的不同寄存器的时钟具有延迟时间；
[0007]在所述集成电路芯片扫描测试的捕获阶段，对所述集成电路芯片的寄存器的输出进行捕获。
[0008]根据本公开的另一方面，提供了一种集成电路芯片的测试装置，其特征在于，所述装置包括：
[0009]移位模块，用于在所述集成电路芯片扫描测试的移位阶段，产生所述集成电路芯
片扫描测试的时钟，其中所述集成电路芯片的不同寄存器的时钟具有延迟时间；
[0010]捕获模块，用于在所述集成电路芯片扫描测试的捕获阶段，对所述集成电路芯片的寄存器的输出进行捕获。根据本公开的另一方面，提供了一种存储介质，其上存储有计算机程序指令，其中，所述计算机程序指令被处理器执行时实现上述方法。
[0011]根据本公开的另一方面，提供了另一种集成电路芯片的测试装置，其特征在于，包括：
[0012]处理器；
[0013]用于存储处理器可执行指令的存储器；
[0014]其中，所述处理器被配置为执行指令时实现上述任意一项所述的方法。
[0015]根据本公开的另一方面，提供了一种非易失性计算机可读存储介质，其上存储有计算机程序指令，其特征在于，所述计算机程序指令被处理器执行时实现上述任意一项所述的方法。
[0016]通过上述测试方法和装置，可以有效降低集成电路芯片的测试功耗。
附图说明
[0017]图1为一个实施例中的应用场景的示意图；
[0018]图2为一个实施例中的测试方法流程示意图；
[0019]图3为一个实施例中测试方法的移位步骤的方法流程示意图；
[0020]图4为一个实施例中测试方法的捕获步骤的方法流程示意图；
[0021]图5为一个实施例中测试方法的捕获步骤的进一步方法流程示意图；
[0022]图6为一个实施例中测试装置的结构示意框图；
[0023]图7为一个实施例中测试装置的移位模块的结构示意框图；
[0024]图8为一个实施例中测试装置的捕获模块的结构示意框图；
[0025]图9为一个实施例中测试装置的捕获模块的进一步结构示意框图；
[0026]图10为另一个实施例中测试装置的结构示意框图；
[0027]图11为一个实施例中集成时钟门控单元的结构示意框图。
具体实施方式
[0028]下面将结合本披露实施例中的附图，对本披露实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本披露一部分实施例，而不是全部的实施例。基于本披露中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本披露保护的范围。
[0029]应当理解，本披露的权利要求、说明书及附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。本披露的说明书和权利要求书中使用的术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
[0030]还应当理解，在此本披露说明书中所使用的术语仅仅是出于描述特定实施例的目的，而并不意在限定本披露。如在本披露说明书和权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一
步理解，在本披露说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
[0031]如在本说明书和权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
[0032]图1示出根据本公开一实施例的应用场景的示意图，如图1所示，包括集成电路芯片1和测试装置2。其中集成电路芯片1可以是任何电路类型和规模的集成电路芯片，如芯片，其中可以包括门电路、触发器、计数器、编译码器、存储器等电路模块。测试装置2可以采用计算机设备、可编程电路、专用集成电路(ASIC)和自动测试设备ATE(automatic test equipment)等实现。集成电路芯片1和测试装置2之间通过测试接口3连接。
[0033]在集成电路芯片1功能设计完成后，整个网表是由一堆寄存器和组合逻辑构成的。扫描链测试的过程中，首先需要插入扫描链，将网表中的寄存器替换为扫描寄存器，之后将扫描寄存器连接起来形成扫描链。测试时，测本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路芯片的测试方法，其特征在于，所述方法包括：在所述集成电路芯片扫描测试的移位阶段，产生所述集成电路芯片扫描测试的时钟，其中所述集成电路芯片的不同寄存器的时钟具有延迟时间；在所述集成电路芯片扫描测试的捕获阶段，对所述集成电路芯片的寄存器的输出进行捕获。2.根据权利要求1所述的方法，其特征在于，所述在所述集成电路芯片扫描测试的移位阶段，产生所述集成电路芯片扫描测试的时钟，其中所述集成电路芯片的不同寄存器的时钟具有延迟时间，包括：产生所述集成电路芯片扫描测试的移位控制信号，控制所述集成电路芯片中部分模块的寄存器进行移位动作。3.根据权利要求1所述的方法，其特征在于，所述在所述集成电路芯片扫描测试的捕获阶段，对所述集成电路芯片的寄存器的输出进行捕获，包括：选择所述集成电路芯片中进行控制的集成时钟门控单元；产生所述集成时钟门控单元的使能控制信号。4.根据权利要求3所述的方法，其特征在于，所述产生所述集成时钟门控单元的使能控制信号，包括：选择所述集成电路芯片内部测试模式或外部测试模式。5.根据权利要求1至4任意一项所述的方法，其特征在于，还包括：产生降低功耗控制信号，用于控制是否在扫描测试时使用所述集成电路芯片的测试方法；或者，产生降低移位功耗控制信号，用于控制是否在所述集成电路芯片扫描测试的移位阶段，产生所述集成电路芯片扫描测试的时钟，其中所述集成电路芯片的不同寄存器的时钟具有延迟时间；或者，产生降低捕获功耗控制信号，用于控制是否选择所述集成电路芯片中进行控制的集成时钟门控单元，产生所述集成时钟门控单元的使能控制信号。6.一种集成电路芯片的测试装置，其特征在于，所述装置包括：移位模块，用于在所述集成电路芯片扫描测试的移位阶段，...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：上海寒武纪信息科技有限公司，
类型：发明
国别省市：