一种集成电路芯片的测试方法、装置和存储介质制造方法及图纸

本发明专利技术的目的在于提供一种集成电路芯片的测试方法、装置和存储介质，从而可以有效降低集成电路芯片的测试功耗；为达到上述目的，本发明专利技术的解决方法是提供一种集成电路芯片的测试方法、装置和存储介质，测试时，测试装置通过初始的移位动作将各寄存器的数据作为测试信号提供给集成电路芯片的各电路模块，接下来通过捕获动作在各寄存器中获得各逻辑电路的输出数据。然后，反复进行移位动作和捕获动作，通过将所获得的各电路模块的输出数据与其期望值进行比较，来执行各逻辑电路的测试。来执行各逻辑电路的测试。

【技术实现步骤摘要】
一种集成电路芯片的测试方法、装置和存储介质


[0001]本申请涉及集成电路
，特别是涉及一种集成电路芯片的测试方法、装置、计算机设备和存储介质。

技术介绍

[0002]随着集成电路芯片技术的飞速发展，低功耗、高性能、高可靠性的设计要求也越来越高。电路的扫描测试(Scan test)技术是常见的用于测试集成电路芯片的可测试性设计(DFT)技术。扫描测试技术将时序电路中的普通寄存器转换成可扫描的寄存器，然后将可扫描的寄存器串成扫描链，通过扫描的方式完成集成电路芯片的测试。扫描测试技术首先在移位(Shift)周期，将伪随机或者预定测试激励源(stimuli)移位到所有扫描链中。随后，在捕获(Capture)周期，将测试响应锁存在一些或所有扫描链中，捕获到扫描链中的值可以在下一个周期移位输出。如此不断重复移位周期和捕获周期来进行测试，将输出响应与预期的正确结果进行比较来判断集成电路芯片是否出现故障。
[0003]随着扫描寄存器(Scan Cells)的增多，在扫描测试的时候，集成电路芯片的功耗也会增大。功耗的增大会导致集成电路芯片的温度升本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路芯片的测试方法，其特征在于，所述方法包括：在所述集成电路芯片扫描测试的移位阶段，产生所述集成电路芯片扫描测试的时钟，其中所述集成电路芯片的不同寄存器的时钟具有延迟时间；在所述集成电路芯片扫描测试的捕获阶段，对所述集成电路芯片的寄存器的输出进行捕获。2.根据权利要求1所述的方法，其特征在于，所述在所述集成电路芯片扫描测试的移位阶段，产生所述集成电路芯片扫描测试的时钟，其中所述集成电路芯片的不同寄存器的时钟具有延迟时间，包括：产生所述集成电路芯片扫描测试的移位控制信号，控制所述集成电路芯片中部分模块的寄存器进行移位动作。3.根据权利要求1所述的方法，其特征在于，所述在所述集成电路芯片扫描测试的捕获阶段，对所述集成电路芯片的寄存器的输出进行捕获，包括：选择所述集成电路芯片中进行控制的集成时钟门控单元；产生所述集成时钟门控单元的使能控制信号。4.根据权利要求3所述的方法，其特征在于，所述产生所述集成时钟门控单元的使能控制信号，包括：选择所述集成电路芯片内部测试模式或外部测试模式。5.根据权利要求1至4任意一项所述的方法，其特征在于，还包括：产生降低功耗控制信号，用于控制是否在扫描测试时使用所述集成电路芯片的测试方法；或者，产生降低移位功耗控制信号，用于控制是否在所述集成电路芯片扫描测试的移位阶段，产生所述集成电路芯片扫描测试的时钟，其中所述集成电路芯片的不同寄存器的时钟具有延迟时间；或者，产生降低捕获功耗控制信号，用于控制是否选择所述集成电路芯片中进行控制的集成时钟门控单元，产生所述集成时钟门控单元的使能控制信号。6.一种集成电路芯片的测试装置，其特征在于，所述装置包括：移位模块，用于在所述集成电路芯片扫描测试的移位阶段，...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：上海寒武纪信息科技有限公司，
类型：发明
国别省市：