分离栅MOSFET及其制造方法技术

本申请公开了一种分离栅MOSFET及其制造方法。该制造方法包括：形成从第一掺杂类型的半导体层的上表面延伸至其内部的腔体；去除位于腔体侧壁的部分半导体层，以形成第一槽；形成与第一槽连通的第二槽，第一槽和第二槽的延伸方向一致；形成覆盖第二槽内表面的第一介质层，覆盖第一槽内表面第二介质层；形成位于第二槽的第一导体，第一介质层将第一导体与半导体层隔离；形成覆盖在第一导体表面的第三介质层；形成位于第一槽的第二导体，第二介质层将第二导体与半导体层隔离，第三介质层将第一导体与第二导体隔离；形成位于半导体层邻近第一槽，并与第一槽相邻的第二掺杂类型的体区，第一槽的内径大于第二槽的内径。该制造方法扩展了工艺窗口。了工艺窗口。了工艺窗口。

【技术实现步骤摘要】
分离栅MOSFET及其制造方法


[0001]本专利技术涉及半导体
，更具体地，涉及一种分离栅MOSFET 及其制造方法。

技术介绍

[0002]沟槽功率MOSFET(Metal Oxide Semiconductor Field EffectTransistor,金属氧化物半导体场效应晶体管)是继平面VDMOS之后新发展起来的一种高效开关器件，由于其有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。高击穿电压，大电流，低导通电阻是功率MOSFET最为关键的指标，击穿电压和导通电阻值相关，在MOSFET设计过程中，不能同时获得高击穿电压和低导通电阻，需要在两者之间相互平衡。
[0003]为了尽可能的获得较高的击穿电压和较低的导通电阻，一种新型分离栅MOSFET应运而生，其相比普通沟槽MOSFET结构，主要特点是增加了一个与源极短接的深沟槽分离栅，然后利用分离栅之间的横向电场起到提高器件耐压的作用。
[0004]然而，现有的分离栅MOSFET中，由于沟槽的关键尺寸(CD)较小，位于沟槽内的第一导体与第二导体之间的介质层在淀积之后容易产生空隙，从而可能影响器件的机械强度和电学性能，并存在漏电的风险。
[0005]因此，期望提供一种改进的分离栅MOSFET的制造方法，以避免在沟槽内的第一导体与第二导体之间的介质层中产生空隙，减少漏电的风险。

技术实现思路

[0006]鉴于上述问题，本专利技术的目的在于提供一种分离栅MOSFET及其制造方法，从而避免在沟槽内的第一导体与第二导体之间的介质层中产生空隙，减少漏电的风险。
[0007]根据本专利技术的一方面，提供一种分离栅MOSFET的制造方法，包括：形成从第一掺杂类型的半导体层的上表面延伸至其内部的腔体；去除位于所述腔体侧壁的部分所述半导体层，以形成第一槽；形成与所述第一槽连通的第二槽，所述第一槽和所述第二槽的延伸方向一致；形成覆盖所述第二槽内表面的第一介质层，覆盖所述第一槽内表面第二介质层；形成位于所述第二槽的第一导体，所述第一介质层将所述第一导体与所述半导体层隔离；形成覆盖在所述第一导体表面的第三介质层；形成位于所述第一槽的第二导体，所述第二介质层将所述第二导体与所述半导体层隔离，所述第三介质层将所述第一导体与所述第二导体隔离；以及形成位于所述半导体层邻近所述第一槽，并与所述第一槽相邻的第二掺杂类型的体区，其中，所述第一槽的内径大于所述第二槽的内径。
[0008]可选的，采样氧化工艺将位于所述腔体的侧壁的所述半导体层转换为氧化层，并去除所述氧化层，以形成所述第一槽，其中，所述第一槽底部的内径小于所述第一槽顶部的内径，所述第二槽的内径与所述第一槽底部的内径大致相同。
[0009]可选的，所述氧化层的内径由下至上逐渐变大，从而所述第一槽的内径由下至上逐渐变大。
[0010]可选的，通过调节所述氧化工艺中的氧化剂的浓度，控制去除所述腔体的侧壁的厚度。
[0011]可选的，所述第一介质层的厚度大于所述第二介质层的厚度。
[0012]可选的，还包括：形成位于所述体区中的源区，所述源区为所述第一掺杂类型；形成位于所述源区上方的层间介质层；以及形成位于所述层间介质层上方的源极电极。
[0013]可选的，还包括：形成位于所述体区中的第二掺杂类型的体接触区；以及形成穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
[0014]可选的，所述半导体层形成于半导体衬底之上，所述半导体衬底位于所述半导体层的下表面，所述半导体层的上表面与所述下表面相对，所述制造方法还包括：形成位于所述半导体衬底的下表面的漏极电极。
[0015]根据本专利技术的第二方面，提供一种分离栅MOSFET，包括：第一掺杂类型的半导体层；从所述半导体层的上表面延伸至其内部的第一槽、与所述第一槽的底部连通的第二槽，所述第一槽和所述第二槽延伸方向一致；覆盖所述第二槽内表面的第一介质层，覆盖所述第一槽内表面第二介质层，以及位于所述第一介质层与第二介质层之间的第三介质层；位于所述第二槽的第一导体和位于所述第一槽的第二导体，其中，所述第一介质层将所述第一导体与所述半导体层隔离，所述第二介质层将所述第二导体与所述半导体层隔离，所述第三介质层将所述第一导体与所述第二导体隔离；以及位于所述半导体层邻近所述第一槽，并与所述第一槽相邻的第二掺杂类型的体区，其中，所述第一槽是通过去除位于腔体侧壁的部分所述半导体层形成的，所述第一槽的内径大于所述第二槽的内径。
[0016]可选的，所述第一槽的内径由下至上逐渐变大。
[0017]可选的，所述第一槽底部的内径小于所述第一槽顶部的内径，所述第二槽的内径与所述第一槽底部的内径大致相同。
[0018]可选的，所述第一介质层的厚度大于所述第二介质层的厚度。
[0019]可选的，还包括：位于所述体区中的源区，所述源区为所述第一掺杂类型；位于所述源区上方的层间介质层；以及位于所述层间介质层上方的源极电极。
[0020]可选的，还包括：位于所述体区中的第二掺杂类型的体接触区；以及穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
[0021]可选的，还包括：位于所述半导体层的下表面的半导体衬底，所述半导体层的上表面与所述下表面相对；以及位于所述半导体衬底的下表面的漏极电极。
[0022]本专利技术提供的分离栅MOSFET及其制造方法，利用蚀刻腔体形成了具有大孔径的第一槽，从而第一槽的内径大于第二槽的内径，从而有利于扩大工艺窗口，避免在第三介质层中形成空隙，同时不会影响器件尺寸。
附图说明
[0023]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0024]图1示出了传统的分离栅MOSFET的截面图；
[0025]图2示出了根据本专利技术实施例的分离栅MOSFET的截面图；
[0026]图3a
‑
3i示出了根据本专利技术实施例的分离栅MOSFET的制造方法在各个阶段的流程图。
具体实施方式
[0027]以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0028]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0029]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在
……
上面”或“在
……...

【技术保护点】

【技术特征摘要】
1.一种分离栅MOSFET的制造方法，其特征在于，包括：形成从第一掺杂类型的半导体层的上表面延伸至其内部的腔体；去除位于所述腔体侧壁的部分所述半导体层，以形成第一槽；形成与所述第一槽连通的第二槽，所述第一槽和所述第二槽的延伸方向一致；形成覆盖所述第二槽内表面的第一介质层，覆盖所述第一槽内表面第二介质层；形成位于所述第二槽的第一导体，所述第一介质层将所述第一导体与所述半导体层隔离；形成覆盖在所述第一导体表面的第三介质层；形成位于所述第一槽的第二导体，所述第二介质层将所述第二导体与所述半导体层隔离，所述第三介质层将所述第一导体与所述第二导体隔离；以及形成位于所述半导体层邻近所述第一槽，并与所述第一槽相邻的第二掺杂类型的体区，其中，所述第一槽的内径大于所述第二槽的内径。2.根据权利要求1所述的制造方法，其特征在于，采样氧化工艺将位于所述腔体的侧壁的所述半导体层转换为氧化层，并去除所述氧化层，以形成所述第一槽，其中，所述第一槽底部的内径小于所述第一槽顶部的内径，所述第二槽的内径与所述第一槽底部的内径大致相同。3.根据权利要求2所述的制造方法，其特征在于，所述氧化层的内径由下至上逐渐变大，从而所述第一槽的内径由下至上逐渐变大。4.根据权利要求2或3所述的制造方法，其特征在于，通过调节所述氧化工艺中的氧化剂的浓度，控制去除所述腔体的侧壁的厚度。5.根据权利要求1所述的制造方法，其特征在于，所述第一介质层的厚度大于所述第二介质层的厚度。6.根据权利要求1所述的制造方法，其特征在于，还包括：形成位于所述体区中的源区，所述源区为所述第一掺杂类型；形成位于所述源区上方的层间介质层；以及形成位于所述层间介质层上方的源极电极。7.根据权利要求1所述的制造方法，其特征在于，还包括：形成位于所述体区中的第二掺杂类型的体接触区；以及形成穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。8.根据权利要求1所述的制造方法，其特征在于，所述半导体层形成于半导体衬底之上，所述半导体衬底位于所述半导体层...

【专利技术属性】
技术研发人员：蔡金勇，董仕达，王加坤，
申请(专利权)人：杭州芯迈半导体技术有限公司，
类型：发明
国别省市：