功率器件高速驱动电路制造技术

本发明专利技术提供了一种功率器件高速驱动电路，包括：驱动信号输出单元，与供电电源相连，用于输出驱动信号；功率器件驱动单元，分别与供电电源、驱动信号输出单元和功率器件相连，用于根据驱动信号对功率器件进行驱动；分压与存储单元，分别与功率器件驱动单元和功率器件相连；当驱动信号为高电平信号时，功率器件驱动单元驱动功率器件导通，分压与存储单元存储能量，当驱动信号为低电平信号时，分压与存储单元释放负向电压，功率器件驱动单元根据负向电压驱动功率器件快速关断。由此，有效减少关断的切换损失,提高电路转换效率，并且能够对功率器件进行高速驱动，无需增加额外的负向电压源也可驱动功率器件达到高速关断，大大降低了成本。成本。成本。

【技术实现步骤摘要】
功率器件高速驱动电路


[0001]本专利技术涉及功率器件驱动
，具体涉及一种功率器件高速驱动电路。

技术介绍

[0002]相关技术中，通过驱动电路对功率器件进行驱动时，驱动速度较慢，并且，若需要加速则需要额外增设负向电压源以驱动功率器件关闭，大大增加了成本。

技术实现思路

[0003]本专利技术为解决上述技术问题，提供了一种功率器件高速驱动电路，能够对功率器件进行高速驱动，并且能够生成负向电压，无需增加额外的负向电压源也可驱动功率器件高速关断，大大降低了成本。
[0004]本专利技术采用的技术方案如下：
[0005]一种功率器件高速驱动电路，包括：驱动信号输出单元，所述驱动信号输出单元与供电电源相连，所述驱动信号输出单元用于输出驱动信号；功率器件驱动单元，所述功率器件驱动单元分别与所述供电电源、所述驱动信号输出单元和所述功率器件相连，所述功率器件驱动单元用于根据所述驱动信号对所述功率器件进行驱动；分压与存储单元，所述分压与存储单元分别与所述功率器件驱动单元和所述功率器件相连；其中，当所述驱动信号为高电平信号时，所述功率器件驱动单元驱动所述功率器件导通，所述分压与存储单元存储能量，当所述驱动信号为低电平信号时，所述分压与存储单元释放负向电压，所述功率器件驱动单元根据所述负向电压驱动所述功率器件关断。
[0006]功率器件高速驱动电路还包括：箝位单元，所述箝位单元与所述分压与存储单元相连，所述箝位单元用于对所述负向电压进行箝位。
[0007]所述功率器件驱动单元包括：第一电阻，所述第一电阻的一端与所述驱动信号输出单元相连；第一驱动三极管，所述第一驱动三极管的基极与所述第一电阻的另一端相连，所述第一驱动三极管的集电极与所述供电电源相连，；第二电阻，所述第二电阻的一端与所述第一电阻的一端相连；第二驱动三极管，所述第二驱动三极管的基极与所述第二电阻的另一端相连，所述第二驱动三极管的集电极与所述功率器件的一端相连；第三电阻，所述第三电阻的一端与所述第二驱动三极管的发射极相连，所述第三电阻的另一端与所述分压与存储单元相连；第四电阻，所述第四电阻的一端与所述第二驱动三极管的基极相连，所述第四电阻的另一端与所述第二驱动三极管的发射极相连；第五电阻，所述第五电阻的一端与所述第一驱动三极管的发射极相连，所述第五电阻的另一端与所述第三电阻的另一端相连。
[0008]所述分压与存储单元包括：第一电容和分压电路，所述分压电路分别与所述第五电阻的一端、所述第一电容的一端以及所述功率器件的另一端相连，所述第一电容的另一端与所述第三电阻的另一端相连，其中，所述分压电路用于调整所述第一电容的充电电压。
[0009]所述分压电路包括：第六电阻，所述第六电阻的一端与所述第二驱动三极管的集
电极相连，所述第六电阻的另一端与所述第一电容的一端相连；第七电阻，所述第七电阻的一端与所述第五电阻的一端相连，所述第七电阻的另一端与所述第六电阻的另一端相连。
[0010]所述箝位单元包括：第一二极管，所述第一二极管的正极与所述第二驱动三极管的集电极相连；稳压二极管，所述稳压二极管的正极与所述第一电容的一端相连，所述稳压二极管的负极与所述第一二极管的负极相连；第二电容，所述第二电容的一端与所述第一电容的一端相连，所述第二电容的另一端与所述第一二极管的负极相连。
[0011]本专利技术的有益效果：
[0012]本专利技术能够有效减少关断的切换损失,提高电路转换效率，并且能够对功率器件进行高速驱动，而且能够生成负向电压，无需增加额外的负向电压源也可驱动功率器件达到高速关断，大大降低了成本。
附图说明
[0013]图1为本专利技术实施例的功率器件高速驱动电路的结构示意图。
具体实施方式
[0014]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0015]图1是根据本专利技术实施例的功率器件高速驱动电路的结构示意图。
[0016]需要说明的是，本专利技术实施例的功率器件可为宽禁带半导体，其中，作为一种可能的实施方式，本专利技术实施例的功率器件可由寄生电容和NMOS管并联组成，驱动功率器件导通/关断，即控制NMOS管导通/关断。可以理解的是，在本专利技术的其他实施例中，功率器件也可为其他结构，在此不再一一限定。
[0017]如图1所示，本专利技术实施例的功率器件高速驱动电路可包括：驱动信号输出单元100、功率器件驱动单元200和分压与存储单元300。
[0018]其中，驱动信号输出单元100与供电电源V1相连，驱动信号输出单元100用于输出驱动信号；功率器件驱动单元200分别与供电电源V1、驱动信号输出单元100和功率器件相连，功率器件驱动单元200用于根据驱动信号对功率器件进行驱动；分压与存储单元300分别与功率器件驱动单元200和功率器件相连；其中，当驱动信号为高电平信号时，功率器件驱动单元200驱动功率器件导通，分压与存储单元300存储能量，当驱动信号为低电平信号时，分压与存储单元300释放负向电压，功率器件驱动单元200根据负向电压驱动功率器件关断。
[0019]根据本专利技术的一个实施例，如图1所示，功率器件驱动单元200可包括：第一电阻R1，第一电阻R1的一端与驱动信号输出单元100相连；第一驱动三极管Q1，第一驱动三极管Q1的基极与第一电阻R1的另一端相连，第一驱动三极管Q1的集电极与供电电源V1相连；第二电阻R2，第二电阻R2的一端与第一电阻R1的一端相连；第二驱动三极管Q2，第二驱动三极管Q2的基极与第二电阻的另一端相连，第二驱动三极管Q2的集电极与功率器件的一端相连；第三电阻R3，第三电阻R3的一端与第二驱动三极管Q2的发射极相连，第三电阻R3的另一
端与分压与存储单元300相连；第四电阻R4，第四电阻R4的一端与第二驱动三极管Q2的基极相连，第四电阻R4的另一端与第二驱动三极管Q2的发射极相连；第五电阻R5，第五电阻R5的一端与第一驱动三极管Q1的发射极相连，第五电阻R5的另一端与第三电阻R3的另一端相连。
[0020]具体而言，当驱动信号为高电平信号时，第一驱动三极管Q1导通，此时，供电电源V1、第五电阻R5、分压与存储单元300和功率器件形成回路，使得功率器件快速导通，并且，在功率器件导通时，分压与存储单元300存储能量；当驱动信号为低电平信号时，第一驱动三极管Q1关断，第二驱动三极管Q2导通，此时，分压与存储单元300、功率器件和第二驱动三极管Q2和第三电阻R3形成回路，分压与存储单元300释放负向电压，使得功率器件快速关断。
[0021]根据本专利技术的一个实施例，如图1所示，分压与存储单元300包括：第一电容C1和分压电路310，所述分压电路310分别与所述第五电阻R5的一端、所述第一电容C1的一端以及所述功率器件的另一端相本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率器件高速驱动电路，其特征在于，包括：驱动信号输出单元，所述驱动信号输出单元与供电电源相连，所述驱动信号输出单元用于输出驱动信号；功率器件驱动单元，所述功率器件驱动单元分别与所述供电电源、所述驱动信号输出单元和所述功率器件相连，所述功率器件驱动单元用于根据所述驱动信号对所述功率器件进行驱动；分压与存储单元，所述分压与存储单元分别与所述功率器件驱动单元和所述功率器件相连；其中，当所述驱动信号为高电平信号时，所述功率器件驱动单元驱动所述功率器件导通，所述分压与存储单元存储能量，当所述驱动信号为低电平信号时，所述分压与存储单元释放负向电压，所述功率器件驱动单元根据所述负向电压驱动所述功率器件关断。2.根据权利要求1所述的功率器件高速驱动电路，其特征在于，还包括：箝位单元，所述箝位单元与所述分压与存储单元相连，所述箝位单元用于对所述负向电压进行箝位。3.根据权利要求2所述的功率器件高速驱动电路，其特征在于，所述功率器件驱动单元包括：第一电阻，所述第一电阻的一端与所述驱动信号输出单元相连；第一驱动三极管，所述第一驱动三极管的基极与所述第一电阻的另一端相连，所述第一驱动三极管的集电极与所述供电电源相连；第二电阻，所述第二电阻的一端与所述第一电阻的一端相连；第二驱动三极管，所述第二驱动三极管的基极与所述第二电阻的另一端相连，所述第二驱动三极管的集电极与所述功率器件的一端相连；第三电阻，所述第三电阻的一端与所述第二驱动三极...

【专利技术属性】
技术研发人员：蔡宪逸，
申请(专利权)人：万帮星星充电科技有限公司，
类型：发明
国别省市：