【技术实现步骤摘要】
自对准互连结构及其制造方法
技术介绍
[0001]已经提出装置结构(例如晶体管)的堆叠以在更小的装置尺寸下实现高密度缩放。然而，当装置不仅做得更小而且被紧密包装时，连接堆叠装置的集成电路结构明显更加难以制造。集成电路结构可以穿过居间电介质从顶部装置布线到底部装置，但是顶部装置和底部装置之间的未对准以及顶部装置上的居间结构可能产生明显的问题。因此，需要改进用于在两个装置层级之间形成集成电路结构的方法。
附图说明
[0002]图1示出了根据本公开的实施例的在上部装置层级和下部装置层级之间的集成电路互连结构的截面图。
[0003]图2示出了根据本公开的实施例的制造集成电路结构的方法的流程图。
[0004]图3A示出了根据本公开的实施例的第一晶片的截面图，该第一晶片包括形成在第一衬底上方的与装置耦合的金属化结构。
[0005]图3B是根据本公开的实施例的在形成与金属化结构耦合的互连结构之后的图3A中的结构的截面图示。
[0006]图4是包括第二衬底和形成在第二衬底上的第一接合层的第二晶片的截面图示。
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【技术保护点】
【技术特征摘要】
1.一种集成电路互连结构，包括：第一装置层级，包括装置结构；所述第一装置层级上方的金属化层级，所述金属化层级包括耦合到所述装置结构的互连结构；在所述互连结构的最上表面的至少一部分上的导电帽，所述导电帽包括硅或锗中的一个与所述互连结构的金属的合金；以及所述导电帽上方的第二装置层级，所述第二装置层级包括与所述导电帽耦合的晶体管，其中，所述晶体管包括：包括半导体材料的沟道层，其中，所述导电帽的至少一个侧壁与所述沟道层的侧壁共面；以及所述沟道层的第一部分上的栅极，所述栅极在源极区和漏极区之间，其中，所述源极区或所述漏极区中的一个与所述导电帽接触。2.根据权利要求1所述的集成电路互连结构，其中，所述帽结构横向延伸超过所述互连结构的所述最上表面的周边小于2nm。3.根据权利要求1所述的集成电路互连结构，其中，所述帽不在所述栅极下方横向延伸。4.根据权利要求1
‑
3中任一项所述的集成电路互连结构，其中，所述帽结构包括硅并且所述沟道层包括锗或Si1‑
x
Ge
x
，其中0<x<1，并且其中，所述帽结构包括锗并且所述沟道层包括单晶硅或Si1‑
x
Ge
x
，其中0<x<1。5.根据权利要求4所述的集成电路互连结构，其中，所述源极区在所述帽上方，其中，所述源极区包括掺杂的外延材料，其中，所述掺杂的外延材料与所述帽接触，并且其中，所述漏极区包括所述掺杂的外延材料。6.根据权利要求4所述的集成电路互连结构，其中，所述源极区在所述帽上方，并且其中，所述源极区包括凹陷的第一部分，所述凹陷的第一部分包括所述沟道层的材料和在所述凹陷的第一部分上的掺杂的外延材料，其中，所述外延掺杂材料不同于所述沟道层的材料，并且其中，所述凹陷的第一部分被掺杂并且与所述帽接触。7.根据权利要求6所述的集成电路互连结构，其中，所述漏极区包括凹陷的第二部分，所述凹陷的第二部分包括所述沟道层的材料和所述凹陷的第二部分上的所述掺杂的外延材料，其中，所述掺杂的外延材料不同于所述沟道层的材料。8.根据权利要求7所述的集成电路互连结构，其中，所述漏极区在包括与所述沟道层的材料不同并且与所述帽结构的材料不同的材料的半导体层上方，其中，所述半导体层包括非晶硅或锗中的一个，其中，所述半导体层在所述金属化层级上方，并且其中，所述半导体层不在所述栅极下方延伸或者不延伸超过第二最低层。9.根据权利要求8所述的集成电路互连结构，其中，所述帽结构具有从所述互连结构的最上表面测量的垂直厚度，其中，所述半导体层具有所述垂直厚度，并且其中，所述垂直厚度为至少2nm，但小于10nm。10.根据权利要求7所述的集成电路互连结构，其中，所述集成电路结构还包括处于所述沟道层下方并且处于所述帽结构与所述半导体层之间的电介质，并且进一步其中，所述半导体层包括第一部分和第二部分，其中，所述第一部分在所述漏极区下方，并且第二实质
上较小的部分与所述源极区下方的所述帽结构相邻，其中，所述第一部分和所述第二部分由所述电介质分开。11.根据权利要求7所述的集成电路互连结构，其中，所述栅...
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