一种时钟系统和时钟同步的方法技术方案

本发明专利技术涉及一种知识产权模块(10)的时钟系统(100)，包括：锁相环块(3)，用于产生时钟输出；时钟相位对齐时钟(5)，其与主机接口连接以支持外围知识产权时钟域的拼接；其特征在于，可配置参考时钟，其包括可配置参考时钟树(2)和可配置参考时钟源(31)，用于将每个知识产权模块(10)的锁相环块(3)分组为单个同步时钟；子模块时钟组件(32)，用于运行与参考时钟不同的工作频率；全局时钟，其包括用于接收时钟输出的0

【技术实现步骤摘要】
一种时钟系统和时钟同步的方法


[0001]本专利技术总体涉及一种时钟系统，具体涉及一种知识产权模块的时钟系统和形成外部存储器接口的时钟同步的方法。

技术介绍

[0002]集成电路设计和制造的发展为当今的电子工业带来了显著的效益。功能不断增加的更快更密集电路已经成为可能。在这些积极发展的同时，也出现了许多挑战。集成电路的小型化使得可以将整个系统放置在一个芯片上。芯片上的系统设计面临着信号完整性、功率分配与耗散以及时钟信号分配与同步等挑战。片上系统(SoC)设计有不同的知识产权(IP)块，它们在独立的时钟上工作，时钟域之间的信号可能会出现错误，并且很难实现单个时钟同步。
[0003]US 10528513 B1公开了一种集成电路，该集成电路包括可编程资源、多个硬块(hard blocks)以及耦合到可编程资源和硬块的可编程连接器。其中，该可编程连接器可配置成在第一工作模式下在第一硬块和第二硬块之间路由信号而路由信号。
[0004]US 7388795 B1公开了一种存储控制器，该存储控制器包括产生差分参考时钟的锁相环(PLL)和耦合到PLL的第一时钟组件。第一时钟组件包括第一延迟锁定环(DLL)，用于接收参考时钟并且产生传送和接收延迟纠偏时钟信号；第一组相位内插器，用于提供数据传送纠偏；以及第一组从属延迟线，用于提供数据接收纠偏。
[0005]US 8352774 B2公开了一种时钟域间数据传输先进先出(FIFO)电路，其提供的电路在两个不相关频率的时钟域之间传输数据。门数保持为相对较低，从而允许在两个时钟域之间，以两个频率中较低者的每周期一个数据项进行数据传输。根据数据产生者和应用者之间的频率差异，初始延迟可能低至周期的几分之一，并且不超过应用者时钟的两个周期。使用门级模拟几种时钟频率比验证了数据传输FIFO电路的操作。
[0006]上述参考文献试图在功能芯片方面提供时钟系统。然而，它们具有许多限制和缺点。例如，在上述参考文献中，时钟系统仅使用全速率时钟或双频时钟来生成双倍数据速率(DDR)传输。此外，上述参考文献通常使用自由运转的相位补偿FIFO，这需要额外的逻辑电路和队列来处理主机接口的背压。
[0007]因此，仍然需要一种改进的时钟系统，用于支持多个知识产权(IP)模块的拼接，以在硅片上作为单个宽接口工作。

技术实现思路

[0008]如下的本
技术实现思路
简述提供了对本专利技术的某些方面的基本理解。该内容简述不是本专利技术的广泛概述，其唯一的目的是以简化的形式呈现本专利技术的一些概念，作为后文中更详细描述的序言。
[0009]本专利技术的目的是提供一种具有可配置参考时钟源的可配置参考时钟，以将每个知识产权(IP)模块的锁相环(PLL)分组为单个同步时钟。
[0010]本专利技术的另一个目的是提供一种子模块时钟组件，以允许单个IP模块以不同的工作频率独立工作。
[0011]本专利技术的又一个目的是提供一种全局时钟分布，其使用0
°
和90
°
相移时钟以允许半速率时钟。
[0012]本专利技术的又一个目的是产生具有较低功耗的DDR传输速率。
[0013]本专利技术的又一个目的是通过相位补偿FIFO结合时钟相位对齐(CPA)操作来提供多个IP模块中的同步传输。
[0014]因此，可以通过遵循本专利技术的教导来实现这些目的。本专利技术涉及一种知识产权模块的时钟系统，该系统包括：锁相环块，用于产生时钟输出；时钟相位对齐时钟，其与主机接口连接以支持外围知识产权时钟域的拼接；其特征在于，可配置参考时钟，其包括可配置参考时钟树和可配置参考时钟源，以便用于将每个知识产权模块的锁相环块分组为单个同步时钟；子模块时钟组件，用于运行与参考时钟不同的工作频率；全局时钟，其包括用于接收时钟输出的0
°
和90
°
相移时钟的时钟对，和用于占空比校正和周期间校正的180
°
和270
°
相移时钟的时钟对；可配置相位补偿FIFO，其包括主机接口背压和无背压处理组件；其中子模块时钟组件被多路复用到不同的时钟域，以分别时钟同步数据路径和地址或命令路径；其中，相位补偿FIFO在一端由多路复用时钟域时钟同步并在另一端由时钟相位对齐时钟时钟同步；其中时钟系统支持拼接模块化外围知识产权模块，以形成宽外部存储器接口。
[0015]本专利技术还涉及一种用于外部存储器接口的时钟同步的方法，其特征在于，该方法包括：经由子模块时钟组件从锁相环块产生时钟输出；通过全局时钟将时钟输出多路复用到不同的时钟域；由每个时钟域时钟同步数据和地址或命令路径；由时钟域和时钟相位对齐时钟时钟同步相位补偿FIFO；由中央指针生成块生成用于相位补偿FIFO的指针；以及使相邻知识产权模块的指针与父知识产权模块同步。
[0016]结合本文下面提供的详细描述并适当参考附图，本专利技术的前述和其他目的、特征、方面和优点将变得更容易理解。
附图说明
[0017]为了可以详细理解本专利技术的上述特征，以上简要概述的本专利技术的更具体描述可以通过实施例来引出，其中一些实施例在附图中示出。然而，应当注意，附图仅示出了本专利技术的典型实施例，因此不应视为对本专利技术范围的限制，因为本专利技术可允许其他的等效实施例。
[0018]通过参考以下附图，本专利技术的这些和其他特征、益处和优点将变得显而易见，相同的附图标记指代整个视图中的相同结构，其中：
[0019]图1示出了根据本专利技术实施例的一种知识产权(IP)模块的时钟系统的框图。
[0020]图2示出了根据本专利技术实施例的可配置参考时钟树模块的示意图。
[0021]图3示出了根据本专利技术实施例的具有可配置参考时钟树模块的平衡参考时钟树结构的示意图。
[0022]图4示出了根据本专利技术实施例的背压使能相位补偿FIFO的框图。
[0023]图5示出了根据本专利技术实施例的用于相位补偿FIFO的中央指针生成块的框图。
[0024]图6示出了包含模块化IP队列的硅片的示例。
[0025]图7示出了根据本专利技术实施例的一种用于外部存储器接口的时钟同步的方法的流
程图。
[0026]图8示出了根据本专利技术实施例的模块化外围存储器IP队列配置的示例。
具体实施方式
[0027]根据需要，在此公开了本专利技术的详细实施例。然而，应当理解，所公开的实施例仅仅是本专利技术的示例，其可以以各种形式实施。因此，本文公开的具体结构和功能细节不应解释为限制性的，而仅作为权利要求的基础。应当理解的是，附图及其详细描述并非旨在将本专利技术限制为所公开的特定形式，相反地，本专利技术将覆盖落入权利要求书所定义的本专利技术范围内的所有修改、等同形式和替代形式。在本申请中通篇所使用的术语中，词语“可以(may)”表示允许的意义(即意味着有可能)，而不是强制性的意义(即必须)。类似地，词语“包括(include，including，include)”表示包括但不限于。此外，除非另有说明，否则词语“一(a，an)”表示“本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种知识产权模块(10)的时钟系统(100)，包括：锁相环块(3)，用于产生时钟输出；时钟相位对齐时钟(5)，其与主机接口连接以支持外围知识产权时钟域的拼接；其特征在于可配置参考时钟，其包括可配置参考时钟树(2)和可配置参考时钟源(31)，以便用于将每个知识产权模块(10)的所述锁相环块(3)分组为单个同步时钟；子模块时钟组件(32)，其与所述锁相环块(3)连接，用于运行与所述参考时钟不同的工作频率；全局时钟，其包括用于接收时钟输出的0
°
和90
°
相移时钟的时钟对，和用于占空比校正和周期间校正的180
°
和270
°
相移时钟的时钟对；可配置相位补偿先进先出(FIFO)(7)，其包括主机接口背压和无背压处理组件；其中，所述子模块时钟组件(32)被多路复用到不同的时钟域(4)，以分别时钟同步数据路径和地址或命令路径；其中，所述相位补偿FIFO(7)在一端由所述多路复用时钟域(4)时钟同步并在另一端由所述时钟相位对齐时钟(5)时钟同步；其中，所述时钟系统(100)支持拼接模块化外围知识产权模块，以形成宽外部存储器接口。2.根据权利要求1所述的时钟系统(100)，其特征在于，所述可配置参考时钟源(31)从本地知识产权模块(10)或相邻知识产权模块(10)接收输入。3.根据权利要求1所述的时钟系统(100)，其特征在于，所述可配置参考时钟还包括模拟多路复用器(21)。4.根据权利要求1所述的时钟系统(100)，其特征在于，所述0
°
、90
°
、180
°
和270
°
相移时钟是相对于每个字节通道的半速率时钟分布对。5.根据权利要求1所述的时钟系统(100)，其特征在于，所述相位补偿FIFO(7)还包括用于生成指针的中央指针生成块(8)。6.根据权利要求5所...

【专利技术属性】
技术研发人员：郑誌学，王育颖，黄锦渊，陈达兴，周颂钦，
申请(专利权)人：马来西亚瑞天芯私人有限公司，
类型：发明
国别省市：