一种用于提高数据完整性的内存控制器及其操作方法技术

本发明专利技术涉及一种用于提高数据完整性并提供数据安全性的内存控制器(100)。该内存控制器(100)包括用于将写入数据传送到内存设备(2)的传输数据路径；该传输数据路径包括加扰组件(4)；该加扰组件(4)包括加扰逻辑(12)和异或逻辑(14)；该写入数据被分为第一部分和第二部分；该加扰逻辑(12)的输入包括写入数据的第一部分和与写入数据相关联的地址以生成伪随机输出；该异或逻辑(14)的输入包括写入数据的第二部分、伪随机输出和与写入数据的第一部分相对应的固定种子以生成加扰数据。此外，本发明专利技术还涉及一种操作内存控制器(100)的方法。明还涉及一种操作内存控制器(100)的方法。明还涉及一种操作内存控制器(100)的方法。

【技术实现步骤摘要】
一种用于提高数据完整性的内存控制器及其操作方法


[0001]本专利技术总体上涉及一种用于提高数据完整性并提供数据安全性的内存控制器，具体涉及一种配备有纠错码(ECC)实现方式和数据加扰/解扰实现方式的内存控制器。本专利技术还涉及一种操作内存控制器的方法。

技术介绍

[0002]内存设备(如动态随机存取存储器(DRAM))存储电子数据，而内存控制器则管理往返内存设备的电子数据流。对于写入数据，在将电子数据存储在内存设备中之前，一些内存控制器对电子数据进行加扰并对加扰数据进行编码。其中，加扰可以用来改善DRAM接口上的信噪比，而编码则可以用来执行纠错编码或数据恢复。
[0003]对存储数据的读取涉及在将原始电子数据返回给用户之前，对存储数据进行解码和对解码数据进行解扰。为了提供可靠的数据传输，已经出现了许多努力，以提供优化的内存控制器。以下参考文献讨论了其中一些例子。
[0004]GB2453259A公开了一种集成电路，该集成电路包括用于将数据传输到一个或多个动态随机存取内存设备的传输数据路径，该随机存取内存设备包括加扰逻辑以并行生成N个不相关的伪随机输出。具有M位的待发送数据和伪随机输出被输入到XOR逻辑，从而并行输出M个加扰位。因此，加扰输出具有大体上白色的频谱。加扰逻辑使用线性反馈移位寄存器(LFSR)，其中，在使用之前本身可被加扰的种子是基于内存地址的，例如，列地址。用于LFSR的多项式可以是X
16
+X
13
+X
10
+X9+X8+X4+1。这种加扰方法可用于抑制例如双倍数据速率(DDR)内存系统中的电源噪声。
[0005]US2015012788A1公开了一种用于在包含ECC和具有种子表的加扰引擎的存储系统中选择加扰和解扰数据的方法，该方法的步骤包括：ECC编码引擎对从HOST接口发送的数据进行编码并将该数据传送至LFSR加扰引擎；LFSR加扰引擎对数据进行加扰然后该数据被传输至内存设备；LFSR加扰引擎创建种子值并将该种子值传输至种子表；LFSR解扰引擎从种子表中接收种子值和从内存设备中接收加扰数据，并基于种子值对加扰数据进行解扰后传送给ECC解码引擎；以及对从LFSR解扰引擎接收到的解扰数据进行解码，然后获取从主机接口发送的原始数据。
[0006]前述参考文献和其他解决方案可致力于提供改进的内存控制器。然而，它们仍然存在许多局限性和不足。例如，它们仅采用内存地址作为加扰/解扰种子。仅将内存地址作为加扰/解扰种子将产生可预测的数据模式，该模式可能会由于共振而引起信号完整性问题。此外，前述参照文献中的内存控制器均未公开能够支持任何DRAM接口宽度或协议的模块化ECC实现方式。
[0007]因此，仍然需要一种能够克服上述问题和缺点的内存控制器。

技术实现思路

[0008]如下的本
技术实现思路
简述提供了对本专利技术的某些方面的基本理解。该内容简述不是
本专利技术的广泛概述，其唯一的目的是以简化的形式呈现本专利技术的一些概念，作为后文中更详细描述的序言。
[0009]本专利技术的一个目的是提供一种内存控制器，其能够提高数据完整性并提供数据安全性。
[0010]本专利技术的另一个目的是提供一种利用多个种子的数据加扰/解扰实现方式。
[0011]本专利技术的又一个目的是提供一种模块化纠错码实现方式，其能够支持任何DRAM接口宽度或协议。
[0012]本专利技术的又一个目的是提供一种模块化纠错码实现方式，其能够减少路由拥塞，并以较小的功耗来简化跨不同数据字节的时序收敛。
[0013]本专利技术的又一个目的是提供一种操作内存控制器的方法，以提高数据完整性并提供数据安全性。
[0014]因此，可以遵循本专利技术的教导来实现这些目的。本专利技术涉及一种用于提高数据完整性并提供数据安全性的内存控制器。所述内存控制器包括用于将写入数据传送到内存设备的传输数据路径；所述传输数据路径包括加扰组件；所述加扰组件包括加扰逻辑和异或(exclusive OR)逻辑；所述写入数据被分为第一部分和第二部分；所述加扰逻辑的输入包括写入数据的第一部分和与写入数据相关联的地址以生成伪随机输出；所述异或逻辑的输入包括写入数据的第二部分、伪随机输出和与写入数据的第一部分相对应的固定种子以生成加扰数据；所述传输数据路径还包括纠错码编码组件，其包括多个编码路径，并且每个编码路径包括两个纠错码编码器。
[0015]所述内存控制器还包括用于从内存设备接收读取数据的接收数据路径。所述接收数据路径包括解扰组件；所述解扰组件包括解扰逻辑、第一异或逻辑和第二异或逻辑；所述读取数据被分为第一部分和第二部分；所述第一异或逻辑的输入包括读取数据的第一部分和与读取数据的第一部分相对应的固定种子以生成输出；所述解扰逻辑的输入包括输出和与读取数据相关联的地址以生成伪随机输出；所述第二异或逻辑的输入包括读取数据的第二部分、伪随机输出和与读取数据的第一部分相对应的固定种子以生成解扰数据；所述接收数据路径还包括纠错码解码组件；所述纠错码解码组件包括多个解码路径，并且每个解码路径包括两个纠错码解码器。
[0016]此外，本专利技术涉及一种操作内存控制器以提高数据完整性并提供数据安全性的方法。所述方法包括以下步骤：将写入数据传送到传输数据路径；将所述写入数据分为第一部分和第二部分；基于写入数据的第一部分和与写入数据相关联的地址，通过加扰逻辑生成伪随机输出；通过异或逻辑，响应于伪随机输出，对写入数据的第二部分进行加扰，并响应于与写入数据的第一部分相对应的固定种子，对写入数据的第一部分进行加扰，从而生成加扰数据；以及在将加扰数据传送到内存设备之前，通过纠错码编码组件对加扰数据进行编码。
[0017]所述方法还包括以下步骤：在接收数据路径中从内存设备接收读取数据；通过纠错码解码组件对读取数据进行解码；将读取数据分为第一部分和第二部分；基于读取数据的第一部分和与读取数据的第一部分相对应的固定种子，通过第一异或逻辑生成输出；基于所述输出和与读取数据相关联的地址，通过解扰逻辑生成伪随机输出；以及通过第二异或逻辑，响应于所述伪随机输出，对所述读取数据的第二部分进行解扰，并响应于与读取数
据的第一部分相对应的固定种子，对所述读取数据的第一部分进行解扰，从而生成解扰数据。
[0018]结合本文下面提供的详细描述并适当参照附图，本专利技术的前述和其他目的、特征、方面和优点将变得更容易理解。
附图说明
[0019]为了可以详细理解本专利技术的上述特征，以上简要概述的本专利技术的更具体描述可以通过实施例来引出，其中一些实施例在附图中示出。然而，应当注意，附图仅示出了本专利技术的典型实施例，因此不应视为对本专利技术范围的限制，因为本专利技术可允许其他的等效实施例。
[0020]通过参照以下附图，本专利技术的这些和其他特征、益处和优点将变得显而易见，相同的附图标记指代整个视图中的相同结构，其中：
[0021]图1示出了根据本专利技术实施例的内存控制器的框图。
[0022]图2示出了根据本专利技术实施本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于提高数据完整性并提供数据安全性的内存控制器(100)，包括：用于将写入数据传送到内存设备(2)的传输数据路径，所述传输数据路径包括加扰部件(4)；其中，所述加扰组件(4)包括加扰逻辑(12)和异或逻辑(14)；其特征在于：所述写入数据分为第一部分和第二部分。其中，所述加扰逻辑(12)的输入包括所述写入数据的所述第一部分和与所述写入数据相关联的地址以生成伪随机输出；所述异或逻辑(14)的输入包括所述写入数据的所述第二部分、所述伪随机输出和与所述写入数据的所述第一部分相对应的固定种子以生成加扰数据。2.根据权利要求1所述的内存控制器(100)，其特征在于，所述加扰逻辑(12)包括线性反馈移位寄存器。3.根据权利要求1所述的内存控制器(100)，其特征在于，所述传输数据路径还包括纠错码编码组件(8)。4.根据权利要求3所述的内存控制器(100)，其特征在于，所述纠错码编码组件(8)包括多个编码路径，并且每个编码路径包括两个纠错码编码器；所述纠错码编码器配置为将纠错码传输到其中一个相邻的编码路径，并将纠错码分布在不同的数据路径上。5.根据权利要求1所述的内存控制器(100)，还包括：用于从所述内存设备(2)接收读取数据的接收数据路径，所述接收数据路径包括解扰组件(6)；其中，所述解扰组件(6)包括解扰逻辑(16)、第一异或逻辑(14)和第二异或逻辑(14)；其特征在于：所述读取数据分为第一部分和第二部分；其中，所述第一异或逻辑(14)的输入包括所述读取数据的所述第一部分和与所述读取数据的所述第一部分相对应的固定种子以生成输出；所述解扰逻辑(16)的输入包括所述输出和与所述读取数据相关联的地址以生成伪随机输出；所述第二异或逻辑(14)的输入包括所述读取数据的所述第二部分、所述伪随机输出和与所述读取数据的所述第一部分相对应的固定种子以生成解扰数据。6.根据权利要求5所述的内存控制器(100)，其特征在于，所述解扰逻辑(16)包括线性反馈移位寄存器。7.根据权利要求5所述的内存控制器(100)，其特征在于，所述接收数据路径还包括纠错码解码组件(10)。8.根据权利要求7所述的内存控制器(100)，其特征在于，所述纠错码解码组件(10)包括多个解码路径，并且每个解码路径包括两个纠错码解码器；所述纠错码解码器配置为将纠错码传输到每一个相邻的解码路径中。9.一种用于操作内存控制器(...

【专利技术属性】
技术研发人员：王育颖，穆罕默德，
申请(专利权)人：马来西亚瑞天芯私人有限公司，
类型：发明
国别省市：