一种用于在多个锁相环上同步输出时钟信号的装置和方法制造方法及图纸

本发明专利技术涉及一种用于在多个锁相环上同步输出时钟信号的装置(100)和方法。耦合在每个锁相环内的该装置(100)包括用于在接收到参考时钟信号时提供计数的本地计数器(2)和用于将该本地计数器(2)提供的该计数与预定或预配置的值进行比较的比较器(4)，其特征在于还包括连接至该本地计数器(2)和相邻锁相环的计数器(2)的多路转换器(6)，用于选择本地计数器(2)提供的计数或相邻锁相环的计数器(2)提供的计数；递增并直接传递该多路转换器(6)所选的计数至本地计数器(2)；当该本地计数器(2)提供的计数达到预定或预配置的值时，输出时钟分频器使能被激活使得多个锁相环启动输出时钟分频器以产生输出时钟信号。器以产生输出时钟信号。器以产生输出时钟信号。

【技术实现步骤摘要】
一种用于在多个锁相环上同步输出时钟信号的装置和方法


[0001]本专利技术涉及电子系统，具体涉及一种用于在多个锁相环(PLLs，Phase
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Locked Loops)上同步输出时钟信号的装置和方法。

技术介绍

[0002]锁相环(PLLs，Phase
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Locked Loops)可用于多种应用中，用于生成与参考时钟信号具有受控相位和频率关系的输出时钟信号。例如，锁相环可用于电信系统以及芯片到芯片的通信。
[0003]许多努力已被做出来对锁相环的相位同步进行改进，以下参考文献将对一些努力进行讨论。
[0004]US9503109B2公开了用于同步锁相环的装置和方法。在某些实施例中，小数N分频合成器包括锁相环和控制锁相环分频值的控制电路。该控制电路包括内插器、复位相位调整计算器和同步电路。该内插器可以控制锁相环分频值的小数部分。复位相位调整计算器可包括用于对自小数N分频合成器初始化以来参考时钟信号的周期数进行计数的计数器，且复位相位调整计算器可基于该计数产生相位调整信号。同步电路可同步锁相环以响应同步信号，并可校正该相位调整信号所指示的同步相位误差。
[0005]US9979408B2教导了用于锁相环相位同步的装置和方法。在某些配置中，射频通信系统包括产生一个或多个输出时钟信号的锁相环和用于同步该锁相环相位的相位同步电路。该相位同步电路包括采样电路，其通过基于参考时钟信号的时序对一个或多个输出时钟信号进行采样来生成样本。该相位同步电路还包括相位差计算电路，其基于样本和表示锁相环相位的跟踪数字相位信号生成相位差信号。该相位同步电路还包括相位调整控制电路，其基于相位差信号向锁相环提供相位调整以同步锁相环。
[0006]尽管上述参考文献和其他相关解决方案可尝试改善锁相环的相位同步，但是它们仍然有许多局限性和缺点。例如，它们没有提供在两个或多个锁相环上同步和对齐所有输出时钟信号相位的解决方案。
[0007]图1示出了现有技术中锁相环的内部结构。参考时钟(refclk)信号通过鉴相器、环路滤波器和压控振荡器(VCO，Voltage
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Controlled Oscillator)。压控振荡器的输出通过反馈分压器环回至鉴相器。反馈分压器的分频数N是决定压控振荡器倍增效应的因子。来自锁相环的压控振荡器通常不直接被使用，因为该压控振荡器被配置为具有高倍增因子N的非常高的频率。因此，在该压控振荡器处应用了输出时钟分频器，以生成较低的功能频率输出时钟信号。
[0008]在多锁相环系统中，即使多个锁相环的输出时钟分频器配置了相同的分频，输出时钟信号通常也不对齐。图2示出了由四个现有技术的锁相环产生的输出时钟信号的示例时序图。该四个现有技术的锁相环的参考时钟信号、反馈分频器分频数和输出时钟分频器分频数相同。然而，在PLL
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0处的输出时钟信号和在PLL
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1/PLL
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2/PLL
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3处的输出时钟信号之间仍可存在四种可能的相位关系。任意锁相环的输出时钟信号相对于其他输出时钟信号
可以处于0度、90度、180度或270度，这给需要输出时钟信号相位对齐的系统带来了问题。
[0009]因此，仍然需要一种用于在多个锁相环上同步输出时钟信号的装置和方法。

技术实现思路

[0010]为了提供对本专利技术一些方面的基本理解，下面对本专利技术进行了简要概括。该概括不是对本专利技术的完整描述，仅是以简化形式呈现本专利技术的一些概念，作为后续呈现的更详细的描述的序幕。
[0011]本专利技术的一个目的是提供一种用于在多个锁相环(PLLs，Phase
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Locked Loops)上同步输出时钟信号的装置。
[0012]本专利技术的另一个目的是提供一种可配置装置使得可以创建和重新排列一个或多个锁相环同步组。
[0013]本专利技术的另一个目的是提供一种用于在多个锁相环上同步输出时钟信号的方法。
[0014]因此，可以通过遵从本专利技术的教导可以实现这些目的。本专利技术涉及一种用于在多个锁相环上同步输出时钟信号的装置，其中，耦合在每个锁相环内的所述装置包括用于在接收到参考时钟信号时提供计数的本地计数器，及用于将所述本地计数器提供的所述计数与预定或预配置的值进行比较的比较器，其特征在于，连接到所述本地计数器和相邻锁相环的计数器的多路转换器被配置为选择所述本地计数器提供的所述计数或所述相邻的锁相环的所述计数器提供的计数；所述多路转换器的所选计数递增并定向至所述本地计数器；当来自所述本地计数器的所述计数达到所述预定或预配置值时，输出时钟分频器使能被激活以使得所述多个锁相环启动输出时钟分频器以产生所述输出时钟信号。
[0015]本专利技术还提供了一种用于在多个锁相环上同步输出时钟信号的方法，其特征在于，包括：通过本地计数器在接收每个锁相环的参考时钟信号时提供计数；通过与所述本地计数器和相邻锁相环的计数器相连的多路转换器选择所述本地计数器提供的所述计数或所述相邻锁相环的所述计数器提供的计数；递增所述多路转换器选择的计数；将递增的计数定向至所述本地计数器；通过比较器对所述本地计数器提供的所述计数与预定或预配置的值进行比较；以及当所述本地计数器提供的所述计数达到所述预定或预配置的值时，激活输出时钟分频器使能以使得所述多个锁相环能启动输出时钟分频器以产生所述输出时钟信号。
[0016]通过仔细阅读下面适当结合附图所提供的详细描述，本专利技术的前述、其他目的、特征以及有益效果将变得更好理解。
附图说明
[0017]为了能够清楚说明本专利技术的上述特征，结合实施例对上述简要概括的本专利技术进行了更具体的描述。一些实施例在附图中示出，然而，要注意的是，附图仅示出了本专利技术的典型实施例，本专利技术允许其他同样有效的实施例，因此附图不应被认为是对本专利技术范围的限制。
[0018]通过结合以下附图，本专利技术的这些和其他特征、益处和优点将变得显而易见，相同的附图标记表示整个视图中的相同结构，其中：
[0019]图1为现有技术的锁相环(PLL，Phase
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Locked Loop)的内部结构的示意图；
[0020]图2为由四个现有技术的锁相环产生的输出时钟信号的示例时序图；
[0021]图3示出了根据本专利技术的实施例的连接在锁相环内用于在多个锁相环上同步输出时钟信号的装置；
[0022]图4示出了根据本专利技术的示意性的实施例的该装置在四个锁相环上的连接；
[0023]图5示出了图4中四个锁相环的时序图；
[0024]图6示出了根据本专利技术的示意性的实施例的具有不同输出时钟分频器分频数的两个锁相环的时序图；
[0025]图7示出了根据本专利技术的示意性的实施例的被分成两组用于单独同步的六个锁相环的连接；和
[0026]图8示出了根据本专利技术的示意性的实施例的被分成两组用于单独同步的六个锁相环的另一连接。
具体实施方式
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于在多个锁相环上同步输出时钟信号的装置(100)，其中耦合在每个锁相环内的所述装置(100)包括：用于在接收到参考时钟信号时提供计数的本地计数器(2)；及用于将所述本地计数器(2)提供的所述计数与预定或预配置的值进行比较的比较器(4)；其特征在于，还包括：连接至所述本地计数器(2)和相邻锁相环的计数器(2)的多路转换器(6)，用于选择所述本地计数器(2)提供的所述计数或所述相邻锁相环的所述计数器(2)提供的计数；其中所述多路转换器(6)所选的计数递增并直接传递至所述本地计数器(2)；当所述本地计数器(2)提供的所述计数达到所述预定或预配置的值时，输出时钟分频器使能被激活使得所述多个锁相环启动输出时钟分频器以产生所述输出时钟信号。2.根据权利要求1所述的装置(100)，其特征在于，通过配置所述多路转换器(6)用于所述输出时钟信号的单独同步将所述多个锁相环分成多个同步组。3.根据权利要求2所述的装置(100)，其特征在于，同一同步组中的每个锁相环的所述预定或预配置的值是相同的。4.根据权利要求1所述的装置(100)，其特征在于，所述本地计数器(2)通过同步使能信号启用。5.根据权利...

【专利技术属性】
技术研发人员：郑誌学，林舜杰，黄锦渊，黄浩欢，
申请(专利权)人：马来西亚瑞天芯私人有限公司，
类型：发明
国别省市：