电压发生电路制造技术

本发明专利技术提供一种电压发生电路，通过减小施加在薄膜晶体管上的反向电压，减小薄膜晶体管的导通电流随时间经过的劣化。使ＰＭＯＳ晶体管（１２）的源极连接到电压从ＶＤＤ变化到２ＶＤＤ的节点（１６）上。而且，使其漏极在节点（１７）上与交叉连接的ＮＭＯＳ晶体管（１８、１９）的漏极连接。此外，将已充电至２ＶＤＤ的电容元件（２０、９）的各一端分别连接到ＮＭＯＳ晶体管（１８、１９）的源极上。节点（１７）的电压通过交叉连接的ＮＭＯＳ晶体管（１８、１９）保持一定（２ＶＤＤ），而与从电容元件（９、２０）的另一端输入的信号无关。通过对ＰＭＯＳ晶体管（１２）的栅极加２ＶＤＤ的电压，可以使其成为截止状态。结果，可以使ＰＭＯＳ晶体管（１２）的反向电压（截止状态下栅源间的电压）不超过ＶＤＤ。

【技术实现步骤摘要】

本专利技术涉及电压发生电路，特别涉及使用了利用低温多晶硅技术形成的薄膜晶体管的电压发生电路。
技术介绍
现有的电压发生电路将多个电容元件和多个晶体管组合后产生规定的电压。例如，将VDD的输入电压升压后输出3VDD的输出电压的电压发生电路的构成包括一端连接到输入输入电压的输入端子上的第1电容元件；源极连接到上述第1电容元件的一端上的第1PMOS晶体管；一端连接到上述第1PMOS晶体管的漏极上的第2电容元件；源极连接到上述第2电容元件的一端上的第2PMOS晶体管；一端连接到上述第2PMOS晶体管的漏极和输出输出电压的输出端子上的第3电容元件。而且，通过下述工作产生3VDD的电压。首先，使第1PMOS晶体管处于截止状态，使第1电容元件充电至VDD。其次，对第1电容元件的另一端加VDD的电压，使第1电容元件一端的电压从VDD上升至2VDD。进而，通过使第1PMOS晶体管导通，从第1电容元件向第2电容元件流过负载电流，使第2电容元件充电至2VDD。其次，使第1PMOS晶体管处于截止状态，对第2电容元件的另一端加VDD的电压。接着，使第2电容元件一端的电压上升至3VDD。其次，使第2PMOS晶体管导通，从第2电容元件向第3电容元件流过负载电流，使第3电容元件充电至3VDD。这样一来，可以从连接到第3电容元件一端上的输出端子取出3VDD的输出电压。再有，专利文献1公开了与本专利技术有关的现有技术。专利文献1特开昭63-290159号公报非专利文献1浦丘行治等“低温多晶硅薄膜晶体管的热载流子的劣化”平成14年度应用物理学会中国四国支部研究会演讲论文集，P.78-83但是，当使第2电容元件一端的电压上升至3VDD时，为了使第1PMOS晶体管处于截止状态，必须对其栅极加3VDD的电压。这时，与第1PMOS晶体管的源极连接的第1电容元件一端的电压是VDD。因此，对第1PMOS晶体管，在截止状态时施加了很大(在上述例子中是2VDD)的栅源间电压(下面，有时将截止状态下栅源间电压称作“反向电压”)。这里，当使用由低温多晶硅技术形成的薄膜晶体管作为第1、第2PMOS晶体管时，薄膜晶体管的反向电压越大劣化就越显著(参照非专利文献1)。即，薄膜晶体管若在截止状态时栅源间电压增大，则薄膜晶体管的导通电流根据反向电压的施加时间而减小。结果，薄膜晶体管的驱动能力降低，存在不能产生规定电压的问题。
技术实现思路
因此，本专利技术的目的在于提供一种电压发生电路，通过减小施加在薄膜晶体管上的反向电压，减小薄膜晶体管的导通电流随时间经过的劣化。本专利技术的第1方面是将多个单位电压发生电路级联连接的电压发生电路，其特征在于，上述单位电压发生电路具备具有1个输入输入电压的端子的第1场效应晶体管、一端连接到上述第1场效应晶体管的另一个端子上的第1电容元件、1个端子连接到上述第1电容元件的一端上的第2场效应晶体管、以及一端连接到输出输出电压的上述第2场效应晶体管的另一个端子上的第2电容元件。本专利技术的第7方面的特征在于，具备具有1个输入输入电压的端子的第1场效应晶体管、一端连接到上述第1场效应晶体管的另一个端子上的第1电容元件、1个端子连接到上述第1电容元件的一端上的第2场效应晶体管、一端连接到输出输出电压的上述第2场效应晶体管的另一个端子上的第2电容元件、以及与上述第1场效应晶体管交叉连接的第3场效应晶体管。若按照本专利技术的第1方面，当构成单位电压发生电路的第1、第2场效应晶体管截止时，可以减小栅源间的电压差。结果，当应用使用了薄膜晶体管的电压发生电路时，可以控制第1、第2薄膜晶体管的导通电流随时间经过的劣化。若按照本专利技术的第7方面，因第1场效应晶体管和第3场效应晶体管交叉连接，故当从第1电容元件向第1场效应晶体管和第2场效应晶体管的连接节点供给电流时，可以使第1场效应晶体管充分截止，可以有效地发生电压。附图说明图1是表示实施方式1的电压发生电路的构成的电路图。图2是实施方式1的电压发生电路的时序图。图3是表示实施方式2的电压发生电路的构成的电路图。图4是实施方式2的电压发生电路的时序图。图5是表示实施方式3的电压发生电路的构成的电路图。图6是表示实施方式4的电压发生电路的构成的电路图。图7是表示实施方式5的电压发生电路的构成的电路图。图8是实施方式5的电压发生电路的时序图。图9是表示实施方式6的电压发生电路的构成的电路图。图10是实施方式6的电压发生电路的时序图。图11是表示实施方式7的电压发生电路的构成的电路图。图12是表示实施方式8的电压发生电路的构成的电路图。具体实施例方式<实施方式1> 图1是表示本实施方式的电压发生电路的构成的电路图。本实施方式的电压发生电路包括单位电压发生电路CP1和在节点17上与单位电压发生电路CP1连接的单位电压发生电路CP2。首先，说明单位电压发生电路CP1的构成。NMOS晶体管10(第3场效应晶体管)的漏极(作为一个端子的电流输入端子)与端子6连接，源极(作为另一个端子的电流输出端子)在节点15上与电容元件7的一端和NMOS晶体管11(第1场效应晶体管)的栅极(作为控制端子的电流控制端子)连接。端子6输入电压VDD(输入电压)。电容元件7的另一端与端子2连接，端子2输入信号P1。NMOS晶体管11的漏极与端子6连接，源极在节点16上与电容元件8(第1电容元件)的一端和NMOS晶体管10的栅极连接。此外，电容元件8的另一端与端子3连接，端子3输入信号P2。这里，NMOS晶体管10和NMOS晶体管11构成交叉连接。PMOS晶体管12(第2场效应晶体管)的源极(作为一个端子的电流输入端子)与节点16连接，漏极(作为另一个端子的电流输出端子)在节点17上与电容元件21(第2电容元件)的一端连接。PMOS晶体管12的栅极与端子4连接，端子4输入信号P3。电容元件21的另一端接地。电容元件21是用来稳定节点17的电压电平的稳定电容元件，当后述的与端子1连接的负载小时，也可以省略。其次，说明单位电压发生电路CP2的构成。NMOS晶体管18的漏极与节点17连接，源极在节点22上与电容元件20的一端和NMOS晶体管19的栅极连接。电容元件20的另一端与端子2D连接，端子2D输入信号P1。NMOS晶体管19的漏极与节点17连接，源极在节点23上与电容元件9的一端和NMOS晶体管18的栅极连接。此外，电容元件9的另一端与端子3D连接，端子3D输入信号P2。这里，NMOS晶体管18和NMOS晶体管19构成交叉连接。PMOS晶体管13的源极与节点23连接，漏极与端子1和电容元件14的一端连接。电容元件14的另一端接地。PMOS晶体管13的栅极与端子24连接，端子24输入信号P3D。信号P1、P2、P3、P3D是用来控制电压发生电路的控制信号(重复信号)。其次，说明本实施方式的电压发生电路的工作。为了容易说明起见，在下面的说明中，说明无负载时的稳态下的工作。在稳态下，电容元件7、8用电压VDD充电。此外，电容元件9、20、21用电压2VDD充电。接着，电容元件14用电压3VDD充电。图2是用来说明本实施方式的电压发生电路的工作的时序图。分别示出信号P1、P2、P3和P3D及节点15、16、17、22、23的电压波形。首本文档来自技高网...

【技术保护点】
一种将多个单位电压发生电路级联连接的电压发生电路，其特征在于，上述单位电压发生电路具备：具有一个输入输入电压的端子的第１场效应晶体管；一端连接到上述第１场效应晶体管的另一个端子上的第１电容元件；一个端子连接到上述第１ 电容元件的一端上的第２场效应晶体管；以及一端连接到输出输出电压的上述第２场效应晶体管的另一个端子上的第２电容元件。

【技术特征摘要】
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【专利技术属性】
技术研发人员：飞田洋一，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]