驱动外部FET的半导体集成电路及具备其的电源装置制造方法及图纸

本发明专利技术提供一种驱动外部ＦＥＴ的半导体集成电路及具备其的电源装置，该半导体集成电路具备切换控制电路，该切换控制电路包括与ＦＥＴ结合的第一晶体管以及第二晶体管，通过分别使第一晶体管及第二晶体管导通、截止，而使ＦＥＴ导通、截止，在第一晶体管为导通状态且第二晶体管为截止状态时，ＦＥＴ为截止状态，半导体集成电路还包括：偏压电路，在第一晶体管以及第二晶体管为截止状态的情况下，向ＦＥＴ供给用于使ＦＥＴ截止的偏压；和保护控制电路，在检测出异常的情况下，通过使第一晶体管导通且使第二晶体管截止，从而使ＦＥＴ截止，在经过规定时间后，使第一晶体管以及第二晶体管截止。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路及电源装置，尤其涉及驱动外部FET的半 导体集成电路及电源装置。
技术介绍
如今正在开发用于驱动外部FET (Field Effect Transistor)的FET驱动 电路。例如在特开2000—201475号公报、特开2004—88245号公报和特 开2003—235251号公报(专利文献1 3)中公开了对晶体管进行切换控 制的驱动电路。上述现有的驱动电路具备切换外部FET的导通状态以及截止状态的 切换控制电路，切换控制电路例如采用组合了N沟道MOS (Metal Oxide Semiconductor)晶体管以及P沟道MOS晶体管的电路。另夕卜，在集成了 FET驱动电路的FET驱动IC (Intergrated Circuit)中， 在发生外部端子短路等异常的情况下，为了防止大电流流入外部FET而破 坏外部FET或外部FET的次级的电路，从而进行以下控制使切换控制 电路中的N沟道MOS晶体管以及P沟道MOS晶体管中的任意一个导通， 且使另一个截止，使外部FET截止。但是，在与切换控制电路的输出连接的外部端子与接地电位或电源电 位等短路的情况下，即使能使外部FET截止，也存在切换控制电路中的导 通状态的MOS晶体管中流入大电流而遭到破坏的情况。为了解决这样的问题，考虑具备下拉电阻或上拉电阻的结构，其在发 生异常的情况下使切换控制电路中的N沟道MOS晶体管以及P沟道MOS 晶体管二者截止，且向外部FET的栅极供给使外部FET截止的偏压。但 是在这样的结构中，由于外部FET的寄生电容、以及通常具有几十kQ的 上拉电阻或下拉电阻，使得外部FET的栅极的电位从导通状态所对应的龟位变为截止状态所对应的电位所需的时间较长，存在外部FET或外部FET 的次级的电路遭到破坏的情况。
技术实现思路
本专利技术的目的在于提供一种能保护外部FET以及驱动外部FET的电 路双方的半导体集成电路以及电源装置。本专利技术的一方式所涉及的半导体集成电路，其用于驱动外部的FET， 具备切换控制电路，该切换控制电路包括与FET结合的第一晶体管以及第 二晶体管，通过分别使第一晶体管以及第二晶体管导通、截止，由此使FET 导通、截止，在第一晶体管为导通状态且第二晶体管为截止状态时，FET 为截止状态，半导体集成电路还具备偏压电路，在第一晶体管以及第二 晶体管为截止状态的情况下，向FET供给用于使FET截止的偏压；和保 护控制电路，在检测出异常的情况下，通过使第一晶体管导通且使第二晶 体管截止，从而使FET截止，在经过规定时间后，使第一晶体管以及第二 晶体管截止。作为优选方式，第一晶体管的第一导通电极与第一固定电位结合，第 一晶体管的第二导通电极与FET的控制电极结合，第二晶体管的第一导通 电极与FET的控制电极结合，第二晶体管的第二导通电极与第二固定电位 结合，偏压电路包括电阻，该电阻的第一端与第一固定电位结合，该电阻 的第二端与FET的控制电极结合，FET在控制电极的电位为第一固定电位时截止。本专利技术的一方式所涉及的电源装置，其具备FET和半导体集成电路， 半导体集成电路包括切换控制电路，该切换控制电路具有与FET结合的第 一晶体管以及第二晶体管，通过分别使第一晶体管以及第二晶体管导通、 截止，由此使FET导通、截止，在第一晶体管为导通状态且第二晶体管为 截止状态时，FET为截止状态，半导体集成电路还包括偏压电路，在第 一晶体管以及第二晶体管为截止状态的情况下，向FET供给用于使FET 截止的偏压；和保护控制电路，在检测出异常的情况下，通过使第一晶体 管导通且使第二晶体管截止，,从而使FET截止，在经过规定时间后，使第 一晶体管以及第二晶体管截止。根据本专利技术，能保护外部FET以及驱动外部FET的电路双方。附图说明图1是表示本专利技术的实施方式所涉及的电源装置的构成的图。图2是表示本专利技术的实施方式所涉及的电源装置中的半导体集成电路 所具备的保护控制电路的构成的图。图3是表示保护控制电路3的动作的时间图。具体实施例方式下面，参照附图对本专利技术的实施方式进行说明。另外，对于图中相同 或相当的部分标记相同的符号且不进行重复说明。图1是表示本专利技术的实施方式所涉及的电源装置的构成的图。参照图l，电源装置201包括半导体集成电路101、 P沟道MOS晶体 管Mll、 N沟道M0S晶体管M12、线圈Lll和电容器Cll。半导体集成 电路101具备切换控制电路1A以及1B、偏压电路2A以及2B、保护控制 电路3、异常检测电路ll、 PWM (Pulse Width Modulation)控制电路12、 外部端子Tl以及T2。切换控制电路1A包括P沟道MOS晶体管(第一 晶体管)Ml和N沟道MOS晶体管(第二晶体管)M2。切换控制电路IB 包括P沟道MOS晶体管(第二晶体管)M3和N沟道MOS晶体管(第一 晶体管)M4。偏压电路2A包括电阻R1。偏压电路2B包括电阻R2。P沟道MOS晶体管Ml的源极(第一导通电极)与电源电位(第一 固定电位)结合。N沟道MOS晶体管M2的漏极(第一导通电极)与P 沟道MOS晶体管M1的漏极(第二导通电极)结合，N沟道MOS晶体管 M2的源极(第二导通电极)与接地电位(第二固定电位)结合。电阻R1 的第一端与电源电位结合，第二端与P沟道MOS晶体管Ml的漏极以及 N沟道MOS晶体管M2的漏极结合。P沟道MOS晶体管Mil的栅极(控制电极)经由外部端子Tl与P 沟道MOS晶体管M1的漏极以及N沟道MOS晶体管M2的漏极结合。在P沟道MOS晶体管Ml为导通状态且N沟道MOS晶体管M2为 截止状态时，P沟道MOS晶体管Mll的栅极电位成为电源电位，成为截止状态。另外，在P沟道MOS晶体管Ml为截止状态且N沟道MOS晶 体管M2为导通状态时，P沟道MOS晶体管Mll的栅极电位成为接地电 位，成为导通状态。偏压电路2A在P沟道MOS晶体管Ml或N沟道MOS晶体管M2为 导通状态的情况下，不会给P沟道MOS晶体管Mll的栅极电位带来影响。 偏压电路2A在P沟道MOS晶体管Ml或N沟道MOS晶体管M2为截止 状态的情况下，将用于使P沟道MOS晶体管Mll截止的偏压、即电源电 压供给到P沟道MOS晶体管Mil的栅极。P沟道MOS晶体管M3的源极(第一导通电极)与电源电位(第一 固定电位)结合。N沟道MOS晶体管M4的漏极(第一导通电极)与P 沟道MOS晶体管M3的漏极(第二导通电极)结合，N沟道MOS晶体管 M4的源极(第二导通电极)与接地电位(第二固定电位)结合。电阻R2 的第一端与接地电位结合，第二端与P沟道MOS晶体管M3的漏极及N沟道MOS晶体管M4的漏极结合。N沟道MOS晶体管M12的栅极(控制电极)经由外部端子T2与P 沟道MOS晶体管M3的漏极以及N沟道MOS晶体管M4的漏极结合。在P沟道MOS晶体管M3为导通状态且N沟道MOS晶体管M4为 截止状态时，N沟道MOS晶体管M12的栅极电位成为电源电位，成为导 通状态。另外，在P沟道MOS晶体管M3为截止状态且N沟道MOS晶 体管M2为导通状态时，N沟道MOS晶体管M12的栅极电位成为接地电 位，成为截止状态。偏压电路2B在P沟道MOS晶体管M3或N沟道M本文档来自技高网...

【技术保护点】
一种半导体集成电路，其用于驱动外部的ＦＥＴ，具备切换控制电路，该切换控制电路包括与所述ＦＥＴ结合的第一晶体管以及第二晶体管，通过分别使所述第一晶体管以及第二晶体管导通、截止，由此使所述ＦＥＴ导通、截止，在所述第一晶体管为导通状态且所述第二晶体管为截止状态时，所述ＦＥＴ为截止状态，所述半导体集成电路还具备：偏压电路，在所述第一晶体管以及所述第二晶体管为截止状态的情况下，向所述ＦＥＴ供给用于使所述ＦＥＴ截止的偏压；和保护控制电路，在检测出异常的情况下，通过使所述第一晶体管导通且使所述第二晶体管截止，从而使所述ＦＥＴ截止，在经过规定时间后，使所述第一晶体管以及所述第二晶体管截止。

【技术特征摘要】
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【专利技术属性】
技术研发人员：中川英二，宫本孝司，青木启，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：JP[日本]