一种半导体器件及其制造方法技术

本发明专利技术公开一种半导体器件及其制造方法，涉及半导体技术领域，用于解决核心器件与输入/输出器件的器件结构均为环栅晶体管时兼容性差的问题，并提升核心器件的工作性能。所述半导体器件包括：衬底、形成在衬底具有的第一元件区上的第一环栅晶体管、以及形成在衬底具有的第二元件区上的第二环栅晶体管。第一环栅晶体管具有的至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层。第二环栅晶体管具有的至少一层第二纳米线或片的外周环绕有第三栅介质层。第一栅介质层和第二栅介质层的总厚度大于第三栅介质层的厚度。第一纳米线或片的厚度小于第二纳米线或片的厚度。第二纳米线或片包括的第二材料部所含有的材料为高迁移率沟道材料。材料为高迁移率沟道材料。材料为高迁移率沟道材料。

【技术实现步骤摘要】
一种半导体器件及其制造方法


[0001]本专利技术涉及半导体
，尤其涉及一种半导体器件及其制造方法。

技术介绍

[0002]环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当核心器件的器件结构为环栅晶体管时可以提高包括上述核心器件的集成电路的工作性能。
[0003]但是，难以采用现有的制造方法实现器件结构均为环栅晶体管的核心器件和输入/输出器件的集成、以及难以提升上述核心器件的工作性能。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件及其制造方法，用于解决核心器件与输入/输出器件的器件结构均为环栅晶体管时兼容性差的问题，并提升核心器件的工作性能。
[0005]为了实现上述目的，本专利技术提供了一种半导体器件，该半导体器件包括：
[0006]衬底；衬底具有第一元件区和第二元件区。
[0007]形成在第一元件区上的第一环栅晶体管。第一环栅晶体管具有至少一层第一纳米线或片。至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层。
[0008]以及形成在第二元件区上的第二环栅晶体管。第二环栅晶体管具有至少一层第二纳米线或片。至少一层第二纳米线或片的外周环绕有第三栅介质层。第一栅介质层和第二栅介质层的总厚度大于第三栅介质层的厚度。第一纳米线或片的厚度小于第二纳米线或片的厚度。第一纳米线或片和第二纳米线或片均包括第一材料部。第二纳米线或片还包括环绕在第一材料部外周的第二材料部。第二材料部所含有的材料为高迁移率沟道材料。
[0009]与现有技术相比，本专利技术提供的半导体器件中，第一环栅晶体管具有的第一纳米线或片的厚度小于第二纳米线或片的厚度，从而可以使得第一纳米线或片与衬底的间距大于第二纳米线或片的间距。并且，在第一环栅晶体管具有至少两层第一纳米线或片、以及第二环栅晶体管具有至少两层第二纳米线或片的情况下，上述第一纳米线或片的厚度小于第二纳米线或片的厚度也可以使得相邻第一纳米线或片的间距大于相邻第二纳米线或片的间距。基于此，即使环绕在至少一层第一纳米线或片外周的第一栅介质层和第二栅介质层的总厚度大于环绕在至少一层第二纳米线或片外周的第三栅介质层的厚度，也不会出现因第一栅介质层和第二栅介质层的总厚度较大使得第一纳米线或片与衬底的间距、以及相邻第一纳米线或片的间距过小而导致后续第一环栅晶体管具有的栅极不能填充或只能部分填充的问题。此外，第二环栅晶体管具有的第二纳米线或片包括第一材料部、以及环绕在第一材料部外周的第二材料部。同时，第二材料部所含有的材料为高迁移率沟道材料。基于此，因高迁移率沟道材料具有优异的电子和空穴迁移率，从而可以改善第二环栅晶体管处于工作状态时第二纳米线或片的导电性能，进而可以提高第二环栅晶体管的工作性能。
[0010]由上述内容可知，当本专利技术提供的半导体器件应用至集成电路中，并且上述第一
环栅晶体管为集成电路中的输入/输出器件、以及第二环栅晶体管为核心器件时，第一纳米线或片的厚度小于第二纳米线或片的厚度利于解决采用环栅晶体管结构的输入/输出器件与核心器件兼容性差的问题，降低了上述输入/输出器件和核心器件的集成难度。同时，第二环栅晶体管具有的第二纳米线或片含有高迁移率沟道材料可以提升核心器件的工作性能。
[0011]本专利技术实施例还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
[0012]提供一衬底。衬底具有第一元件区和第二元件区。
[0013]形成位于第一元件区上的第一环栅晶体管、以及形成位于第二元件区上的第二环栅晶体管。第一环栅晶体管具有至少一层第一纳米线或片。至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层。第二环栅晶体管具有至少一层第二纳米线或片。至少一层第二纳米线或片的外周环绕有第三栅介质层。第一栅介质层和第二栅介质层的总厚度大于第三栅介质层的厚度。第一纳米线或片的厚度小于第二纳米线或片的厚度。第一纳米线或片和第二纳米线或片均包括第一材料部。第二纳米线或片还包括环绕在第一材料部外周的第二材料部。第二材料部所含有的材料为高迁移率沟道材料。
[0014]与现有技术相比，本专利技术提供的半导体器件的制造方法具有的有益效果与本专利技术提供的半导体器件具有的有益效果相同，此处不再赘述。
附图说明
[0015]此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0016]图1为现有技术中器件结构为环栅晶体管的核心器件与输入/输出器件集成后的结构示意图；
[0017]图2为本专利技术实施例中形成至少一层叠层材料层后的结构示意图；
[0018]图3为本专利技术实施例中形成第一鳍状结构和第二鳍状结构后的结构示意图；
[0019]图4为本专利技术实施例中形成浅槽隔离后的结构示意图；
[0020]图5为图4所示结构沿B
‑
B
’
向的剖视图；
[0021]图6为本专利技术实施例中形成牺牲栅和侧墙后结构沿B
‑
B
’
向的剖视图；
[0022]图7为本专利技术实施例中形成源区和漏区后结构沿B
‑
B
’
向的剖视图；
[0023]图8为本专利技术实施例中形成介电层后的结构示意图；
[0024]图9a为本专利技术实施例中在第一目标氧化区域上形成至少一层纳米线或片后第一种结构沿A
‑
A
’
向的剖视图；
[0025]图9b为本专利技术实施例中在第一目标氧化区域上形成至少一层纳米线或片后第二种结构沿A
‑
A
’
向的剖视图；
[0026]图9c为本专利技术实施例中在第一目标氧化区域上形成至少一层纳米线或片后第三种结构沿A
‑
A
’
向的剖视图；
[0027]图10a为本专利技术实施例中形成牺牲氧化层后第一种结构沿A
‑
A
’
向的剖视图；
[0028]图10b为本专利技术实施例中形成牺牲氧化层后第二种结构沿A
‑
A
’
向的剖视图；
[0029]图10c为本专利技术实施例中形成牺牲氧化层后第三种结构沿A
‑
A
’
向的剖视图；
[0030]图11a为本专利技术实施例中去除牺牲氧化层后第一种结构沿A
‑
A
’
向的剖视图；
[0031]图11b为本专利技术实施例中去除牺牲氧化层后第二种结构沿A
‑
A
’
向的剖视图；
[0032]图11c为本专利技术实施例中去除牺牲氧化层后第三种结构沿A
‑
A
’
向的剖视图；
[0033]图12a为本专利技术实施例中进行第一氧化处理后第一种结构沿A
‑
...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底；所述衬底具有第一元件区和第二元件区；形成在所述第一元件区上的第一环栅晶体管；所述第一环栅晶体管具有至少一层第一纳米线或片；所述至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层；以及形成在所述第二元件区上的第二环栅晶体管；所述第二环栅晶体管具有至少一层第二纳米线或片；所述至少一层第二纳米线或片的外周环绕有第三栅介质层；所述第一栅介质层和所述第二栅介质层的总厚度大于所述第三栅介质层的厚度；所述第一纳米线或片的厚度小于所述第二纳米线或片的厚度；所述第一纳米线或片和所述第二纳米线或片均包括第一材料部；所述第二纳米线或片还包括环绕在所述第一材料部外周的第二材料部；所述第二材料部所含有的材料为高迁移率沟道材料。2.根据权利要求1所述的半导体器件，其特征在于，所述第一材料部所含有的材料为Si；和/或，所述高迁移率沟道材料为III
‑
V族半导体材料或Si
x
Ge1‑
x
；其中，0≤x＜1。3.根据权利要求1所述的半导体器件，其特征在于，所述第一环栅晶体管为输入/输出器件；所述第二环栅晶体管为核心器件；和/或；所述第一纳米线或片具有的第一材料部与所述第二纳米线或片具有的第一材料部的厚度不同。4.根据权利要求1～3任一项所述的半导体器件，其特征在于，所述第二栅介质层和所述第三栅介质层所含有的材料相同；和/或，所述第二栅介质层和所述第三栅介质层的厚度相等。5.一种半导体器件的制造方法，其特征在于，包括：提供一衬底；所述衬底具有第一元件区和第二元件区；形成位于所述第一元件区上的第一环栅晶体管、以及形成位于所述第二元件区上的第二环栅晶体管；所述第一环栅晶体管具有至少一层第一纳米线或片；所述至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层；所述第二环栅晶体管具有至少一层第二纳米线或片；所述至少一层第二纳米线或片的外周环绕有第三栅介质层；所述第一栅介质层和所述第二栅介质层的总厚度大于所述第三栅介质层的厚度；所述第一纳米线或片的厚度小于所述第二纳米线或片的厚度；所述第一纳米线或片和所述第二纳米线或片均包括第一材料部；所述第二纳米线或片还包括环绕在所述第一材料部外周的第二材料部；所述第二材料部所含有的材料为高迁移率沟道材料。6.根据权利要求5所述的半导体器件的制造方法，其特征在于，所述形成位于所述第一元件区上的第一环栅晶体管、以及形成位于所述第二元件区上的第二环栅晶体管，包括：在第一目标氧化区域上形成至少一层纳米线或片；所述第一目标氧化区域为所述第一元件区和/或所述第二元件区；对所述至少一层纳米线或片进行第一氧化处理，以使得所述至少一层纳米线或片的厚度减薄至第一预设阈值，并形成环绕在所述至少一层纳米线或片剩余的部分外周的第一介质层。7.根据权利要求6所述的半导体器件的制造方法，其特征在于，在所述第一目标氧化区
域为所述第一元件区和所述第二元件区的情况下，所述第一纳米线或片包括的第一材料部与所述第二纳米线或片包括的第一材料部的厚度相等；所述第一预设阈值等于所述第一材料部的厚度；位于所述第一元件区上的所述第一介质层为所述第一栅介质层；所述对所述至少一层纳米线或片进行第一氧化处理后，所述半导体器件的制造方法还包括：选择性去除位于所述至少一层第二纳米线或片包括的第一材料部外周的所述第一介质层；并形成环绕在所述至少一层第二纳米线或片包括的第一材料部外周的第二材料部，获得所述至少一层第二纳米线或片；形成位于所述第一栅介质层上的所述第二栅介质层、以及形成环绕在所述至少一层第二纳米线或片的外周的所述第三栅介质层。8.根据权利要求6或7所述的半导体器件的制造方法，其特征在于，所述第一目标氧化区域为所述第一元件区，第二目标氧化区域为所述第二元件区；所述第一预设阈值等于所述第一纳米线或片的厚度；所述第一介质层为所述第一栅介质层；或，所述第一目标氧化区域为所述第二元件区，第二目标氧化区域为所述第一元件区；所述第一预设阈值等于所述第二纳米线或片包括的所述第一材料部的厚度；所述提供一衬底后，所述在第一目标氧化区域上形成至少一层纳米线或片前，所述半导体器件的制造方法还包括：在所述第二目标氧化区域上形成沟道形成部；所述沟道形成部包括至少一层叠层；每层所述叠层包括牺牲层、以及位于所述牺牲层上的沟道层；所述对所述至少一层纳米线或片进行第一氧化处理为：在第一掩膜层的掩膜作用下，对所述至少一层纳米线或片进行所述第一氧化处理；所述第一掩膜层覆盖在所述第二目标氧化区域上。9.根据权利要求8所述的半导体器件的制造方法，其特征在于，在所述第一目标氧化区...

【专利技术属性】
技术研发人员：李永亮，刘昊炎，殷华湘，罗军，王文武，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：