沟槽栅功率器件制造技术

本发明专利技术公开了一种沟槽栅功率器件，在半导体衬底上形成有多个栅极沟槽且各栅极沟槽和各台面区交替排列；在栅极沟槽中形成有第一导电材料层，和源区接触的第一通孔设置在台面区顶部，第一通孔的第一侧的第一导电材料层连接到栅极以及第二侧的第一导电材料层的顶部连接到源极；第一通孔和第一侧的栅极沟槽具有第一间距以及和第二侧的栅极沟槽具有第二间距，第二间距小于第一间距的结构。本发明专利技术结合沟槽栅的第一导电材料层的电极连接设置以及台面区的源区顶部的通孔的设置，能使台面区的宽度所能达到的最小值缩小，从而能缩小台面区的宽度并从而缩小栅极沟槽和台面区形成的步进，从而能提高器件的性能。而能提高器件的性能。而能提高器件的性能。

【技术实现步骤摘要】
沟槽栅功率器件


[0001]本专利技术涉及一种半导体集成电路，特别是涉及一种沟槽栅功率器件。

技术介绍

[0002]功率器件目前主要是两大类，一类是以MOSFET为代表的单极器件，它的特点是开关速度快。另一类是以IGBT为代表的双极器件，它的特点是在器件导通时，因为电导调制效应，漂移区的电子和空穴浓度得到极大提升。器件关断时，需要将多余的载流子抽走，因此开关速度慢。
[0003]功率器件的发展趋势，都是在不断的提到其电流密度，这样相同电流能力时，功率器件的面积更小，对应的电容也更低，开关速度也更快。
[0004]功率器件通常是由多个器件单元结构并联而成，提高其功率密度最重要的手段是降低器件的步进(Pitch)，器件的步进为器件单元结构的宽度。对于栅极结构为沟槽栅的功率器件来说，器件的步进为栅极沟槽的宽度和间距和。
[0005]屏蔽栅沟槽MOSFET为栅极沟槽中还形成有源多晶硅的沟槽栅MOSFET，源多晶硅作为源极场板对多晶硅栅具有屏蔽作用。如图1所示，是现有SGT MOSFET的结构示意图，现有SGT MOSFET中，在半导体衬底1上形成有多个栅极沟槽，在各所述栅极沟槽之间的所述半导体衬底1组成台面区，各所述栅极沟槽和各所述台面区交替排列，由于一个所述栅极沟槽和相邻的一个所述台面区组成单元结构。图1中，所述栅极沟槽的形成区域如标记101对应的双箭头线所示，所述栅极沟槽也用Trench表示；所述台面区的形成区域如标记102对应的双箭头线所示，所述台面区也采用Mesa表示。
[0006]在所述栅极沟槽中形成有栅导电材料层如多晶硅栅6，在所述栅导电材料层6和所述栅极沟槽的侧面之间间隔栅介质层5。
[0007]沟道区7形成于各所述台面区的所述半导体衬底1表面，各所述栅极沟槽穿过所述沟道区7；
[0008]源区8形成于所述沟道区7的表面。
[0009]层间膜11覆盖在形成有所述源区8的所述台面区以及形成有所述栅导电材料层6的所述栅极沟槽区域的表面上。
[0010]在所述层间膜11中形成有穿过所述层间膜11的通孔(CT)。
[0011]在所述层间膜11的表面形成有由正面金属层10图形化后形成的栅极和源极。
[0012]所述通孔包括设置在所述台面区顶部的第一通孔9，所述第一通孔9的底部和所述源区8接触且所述第一通孔9的底部穿过所述源区8和所述沟道区7接触，所述第一通孔9的顶部和所述源极连接。由图1所示可知，所述第一通孔9是设置在所述台面区的中央，即在版图设计时，所述第一通孔9的中间位置和所述台面区的中间位置对齐，所述第一通孔9两侧距离对应的所述栅极沟槽的间距d102和d103相等，所述第一通孔9的宽度为d101，这样对称设置的结构能使图1所示结构的步进达到最小，即d102和d103都能取为满足要求的最小值。
[0013]间距d102和d103受到所述第一通孔9和对应的所述栅极沟槽的对准工艺偏差的限
制以及间距d102和d103受到所述第一通孔9和对应的所述栅极沟槽的最小间距值的限制。通常，在所述第一通孔9的底部会注入掺杂类型和沟道区7相反的重掺杂的接触区，如果所述第一通孔9和所述栅极沟槽的间距太小，接触区的掺杂会影响到沟道区7的掺杂从而影响器件的阈值电压。所述间距d102和d103大于所述最小间距值时所述第一通孔9对应侧的所述栅极沟槽侧面的所述沟道区7的阈值电压不受影响；所述间距d102和d103的版图设计值大于等于所述第一通孔9和第一侧的所述栅极沟槽的对准工艺偏差和所述最小间距值的和。
[0014]所述台面区的宽度为所述间距d102和d103和所述第一通孔9的宽度d101的和。
[0015]在所述半导体衬底1还形成有第一外延层2，所述栅极沟槽形成于所述第一外延层2中。所述栅介质层5的采用包括氧化层。
[0016]漏区形成于所述半导体衬底1的背面。通常，所述半导体衬底1通常为硅衬底且为重掺杂，所述漏区直接由减薄后的所述半导体衬底1组成；或者，所述漏区由减薄后的所述半导体衬底1进行背面重掺杂漏注入形成。
[0017]由所述漏区到所述沟道区7之间的所述半导体衬底1表面的所述第一外延层2组成漂移区。
[0018]在所述栅极沟槽中还形成有源导电材料层如源多晶硅4以及屏蔽介质层3，所述屏蔽介质层3隔离在所述源导电材料层4和对应的所述栅极沟槽的内侧表面之间。
[0019]所述栅导电材料层6和所述源导电材料层4组成上下结构，所述栅导电材料层6位于所述源导电材料层4的顶部且二者之间隔离有导电材料间介质层。
[0020]以N型器件为例，所述半导体衬底1具有N型重掺杂；所述第一外延层2具有N型轻掺杂，所述沟道区7为P型掺杂，所述源区8为N型重掺杂，在所述第一接触孔9a的底部还形成有P型重掺杂。
[0021]图1中，标记101对应的栅极沟槽和标记102对应的台面区的宽度和。
[0022]为了降低所述半导体衬底1的反扩，通常选择为砷(Arsenic)的衬底。但是因为磷(Phosphorus)衬底目前工艺上可以实现的最低电阻率是低于Arsenic的衬底的。所以在衬底电阻占比比较高的场合，如40V以下的低压器件中，Phosphorus衬底也被经常使用。衬底越薄，不但对器件的散热更好，也可以更显著的降低衬底电阻。
[0023]SGT MOSFET跟传统的Trench MOSFET最大的区别是在漂移区2的横向插入了纵向的源极场板即源多晶硅4。
[0024]屏蔽介质层3实现源多晶硅4和漂移区2之间的隔离。屏蔽介质层3需要承受器件的击穿电压，其能够承受的电压大致可以进行估算。
[0025]这里的E
crit
是硅材料的临界电场强度，它跟Mesa的宽度有关。Mesa越宽，其对应的临界电场强度越低，Mesa越窄越高。ε
si
是硅材料的介电常数，ε
dielectric
是绝缘层的介电常数。t
ox
是屏蔽介质层3的厚度。选择更低的介电常数的屏蔽介质层3，可以降低屏蔽介质层3的厚度，从而降低器件的Pitch。屏蔽介质层3目前最常采用的是二氧化硅，也可以是二氧化硅、氮化硅和二氧化硅的“三明治”结构。
[0026]源多晶硅4跟漂移区2进行横向耗尽，从而可以在不降低器件击穿电压的情况下，大幅提高漂移区的掺杂浓度。但是其漂移区的掺杂浓度如果过高，横向电场不能完全耗尽漂移区，会造成击穿电压的降低。其掺杂浓度是反比与Mesa的宽度。因此为了提高功率器件
的性能，都需要不断的降低Mesa的宽度。
[0027]器件的比导通电阻主要由以下四部分组成：
[0028]沟道电阻。
[0029]扩散电阻，这个主要是指MOSFET的电流从沿着沟道表面，扩散到整个漂移区。
[0030]A和B都可以通过降栅介质层5的厚度和增加沟道的密度来降低。降低Mesa的宽度能够很好的降低Pitch，从而提高沟道密度。
[0031]漂移区的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽栅功率器件，其特征在于：在半导体衬底上形成有多个栅极沟槽，在各所述栅极沟槽之间的所述半导体衬底组成台面区，各所述栅极沟槽和各所述台面区交替排列，由于一个所述栅极沟槽和相邻的一个所述台面区组成单元结构；在所述栅极沟槽中形成有第一导电材料层，在所述第一导电材料层和所述栅极沟槽的侧面之间间隔有栅介质层；沟道区形成于各所述台面区的所述半导体衬底表面，各所述栅极沟槽穿过所述沟道区；源区形成于所述沟道区的表面；层间膜覆盖在形成有所述源区的所述台面区以及形成有所述第一导电材料层的所述栅极沟槽区域的表面上；在所述层间膜中形成有穿过所述层间膜的通孔；在所述层间膜的表面形成有由正面金属层图形化后形成的栅极和源极；所述通孔包括设置在所述台面区顶部的第一通孔，所述第一通孔的底部和所述源区接触且所述第一通孔的底部穿过所述源区和所述沟道区接触，所述第一通孔的顶部和所述源极连接；各所述第一通孔的两侧分别具有一个所述第一导电材料层，所述第一通孔的第一侧的所述第一导电材料层的顶部通过对应的所述通孔连接到所述栅极，所述第一通孔的第二侧的所述第一导电材料层的顶部通过对应的所述通孔连接到所述源极；所述第一通孔和第一侧的所述栅极沟槽具有第一间距，所述第一通孔和第二侧的所述栅极沟槽具有第二间距，所述第二间距小于所述第一间距的结构；所述第一间距受到所述第一通孔和第一侧的所述栅极沟槽的对准工艺偏差的限制以及所述第一间距受到所述第一通孔和第一侧的所述栅极沟槽的最小间距值的限制，所述第一间距大于所述最小间距值时所述第一通孔的第一侧的所述栅极沟槽侧面的所述沟道区的阈值电压不受影响；所述第一间距的版图设计值大于等于所述第一通孔和第一侧的所述栅极沟槽的对准工艺偏差和所述最小间距值的和；所述第二间距不受到所述第一通孔和第二侧的所述栅极沟槽的最小间距值的限制，所述第二间距保证在所述第一通孔和第二侧的栅极沟槽发生对准偏差后，所述第一通孔的第一侧位于所述台面区以及所述第一通孔的第二侧位于所述台面区或所述第一通孔的第二侧的所述栅极沟槽的形成区域；所述台面区的宽度为所述第一间距、所述第一通孔的宽度和所述第二间距的和，通过缩小所述第二间距来缩小所述台面区的宽度，从而减少所述单元结构的步进。2.如权利要求1所述的沟槽栅功率器件，其特征在于：所述半导体衬底包括硅衬底或碳化硅衬底。3.如权利要求2所述的沟槽栅功率器件，其特征在于：在所述半导体衬底还形成有第一外延层，所述栅极沟槽形成于所述第一外延层中。4.如权...

【专利技术属性】
技术研发人员：曾大杰，
申请(专利权)人：南通尚阳通集成电路有限公司，
类型：发明
国别省市：